JPH0369164A - ゲートアレイ方式半導体集積回路装置 - Google Patents
ゲートアレイ方式半導体集積回路装置Info
- Publication number
- JPH0369164A JPH0369164A JP20618689A JP20618689A JPH0369164A JP H0369164 A JPH0369164 A JP H0369164A JP 20618689 A JP20618689 A JP 20618689A JP 20618689 A JP20618689 A JP 20618689A JP H0369164 A JPH0369164 A JP H0369164A
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- JP
- Japan
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- cell
- macro
- cells
- macro cell
- wiring
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000470 constituent Substances 0.000 abstract 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置装置に関し、特にチャネル領域固定
型のゲートアレイ方式半導体集積回路装置に関する。
型のゲートアレイ方式半導体集積回路装置に関する。
従来のチャネル領域固定型のゲートアレイ方式半導体集
積回路装置では、基本セル数個組み合せて多種のマクロ
セルを用意し、かつ半導体チップの論理回路を構成する
場合には、上記マクロセルを数個用いて設計される。
積回路装置では、基本セル数個組み合せて多種のマクロ
セルを用意し、かつ半導体チップの論理回路を構成する
場合には、上記マクロセルを数個用いて設計される。
例えば、第３図（ａ）に示す様に４人力ＮＡＮＤの機能
を持つマそクロセルの場合、第４図に示す基本セルを２
個組み合せて構成される。
を持つマそクロセルの場合、第４図に示す基本セルを２
個組み合せて構成される。
また、第３図（ｂ）に示す様に、内部セル３７に多種の
マやクロセル３２を配置し、上記マクロセル間を接続す
ることによって、論理回路を構成し、また内部セル３７
と入出力バッファ３６を接続することによって半導体チ
ップ３５としての全体構成をするようになっていた。
マやクロセル３２を配置し、上記マクロセル間を接続す
ることによって、論理回路を構成し、また内部セル３７
と入出力バッファ３６を接続することによって半導体チ
ップ３５としての全体構成をするようになっていた。
通常、基本セルを数個組み合せて構成するマクロセル内
の配線領域はマクロの論理機能を実現する為に、はとん
ど使用されている。
の配線領域はマクロの論理機能を実現する為に、はとん
ど使用されている。
上述した従来のチャネル領域固定型のゲートアレイ方式
半導体集積回路装置では、マクロセル同志が隣接し合っ
て配置されている場合、縦方向のマクロセル間の配線を
行なう時、マくクロセル内の配線チャネル領域は、マク
ロの論理機能を実現するのに使われている為、配線チャ
ネル領域が不足し、マクロセル間の配線ができなくなる
。
半導体集積回路装置では、マクロセル同志が隣接し合っ
て配置されている場合、縦方向のマクロセル間の配線を
行なう時、マくクロセル内の配線チャネル領域は、マク
ロの論理機能を実現するのに使われている為、配線チャ
ネル領域が不足し、マクロセル間の配線ができなくなる
。
その為、配置変更による再配線や、手配線等により設計
期間が長くなってしまうという欠点がある。
期間が長くなってしまうという欠点がある。
本発明は、チャネル領域固定型のゲートアレイ方式半導
体集積回路装置に於いて、少なくとも左右どちらか一端
に空セルを１個以上含むマクロセルを一構成要素とする
というものである。
体集積回路装置に於いて、少なくとも左右どちらか一端
に空セルを１個以上含むマクロセルを一構成要素とする
というものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例のマクロセルの構成図及び半導体チップの平面模式図
である。
例のマクロセルの構成図及び半導体チップの平面模式図
である。
４人力ＮＡＮＤの機能をもつマクロセルの場合、基本セ
ル１４を２個用いて機能を実現させ、更に上記マクロセ
ルの右端に基本セル１４を１個追加して、空セル１３を
１個含んだ形の構成にする。
ル１４を２個用いて機能を実現させ、更に上記マクロセ
ルの右端に基本セル１４を１個追加して、空セル１３を
１個含んだ形の構成にする。
この様な構成とすることにより、マクロセルの右端１セ
ルは配線チャネル領域として用いることが可能となり、
チップ全体に於けるマクロセル間の配線（破線で示す）
は容易になり、設計期間の短縮に効果は大である。
ルは配線チャネル領域として用いることが可能となり、
チップ全体に於けるマクロセル間の配線（破線で示す）
は容易になり、設計期間の短縮に効果は大である。
第２図（ａ）及び（ｂ）はそれぞれ本発明の第２の実施
例のメガマクロセル構成図及び半導体チップの平面模式
図である。
例のメガマクロセル構成図及び半導体チップの平面模式
図である。
マイクロコンピュータ用周辺回路機能を持って７４り０
セ／ｌｚ２１ （以下、メガマクロセルと称す）の場
合は、右端に２個空セル２３を設げた構成にする。
セ／ｌｚ２１ （以下、メガマクロセルと称す）の場
合は、右端に２個空セル２３を設げた構成にする。
この様な構成とすることにより、マイクロコンピュータ
用周辺回路機能を持つ論理回路に於いて、第２図（ｂ）
に示す半導体チップ２５にメガマクロセル２１を配置し
た場合、メガマそクロセルの近傍にマクロセルが配置さ
れていたとしても、メガマクロセルの右端に２個、空セ
ルを設けている為、配線チャネル領域を確保することが
可能であり、メガマクロセルの上下に配置されているマ
クロセル間を配線する場合も、メガマクロセル内の配線
チャネル領域を使って行なうことができ、マクロセル間
の配線の向上が計れる。
用周辺回路機能を持つ論理回路に於いて、第２図（ｂ）
に示す半導体チップ２５にメガマクロセル２１を配置し
た場合、メガマそクロセルの近傍にマクロセルが配置さ
れていたとしても、メガマクロセルの右端に２個、空セ
ルを設けている為、配線チャネル領域を確保することが
可能であり、メガマクロセルの上下に配置されているマ
クロセル間を配線する場合も、メガマクロセル内の配線
チャネル領域を使って行なうことができ、マクロセル間
の配線の向上が計れる。
以上説明したように本発明は、少なくとも左右どちらか
一端に空セルを１個以上含む７４クロセルを、−構成要
素にすれば、７４クロセル内にマクロセル間を配線する
チャネル領域が存在することになり、半導体チップのマ
クロセル間の配線の効率がよくなり、設計期間の短縮を
計れる効果がある。
一端に空セルを１個以上含む７４クロセルを、−構成要
素にすれば、７４クロセル内にマクロセル間を配線する
チャネル領域が存在することになり、半導体チップのマ
クロセル間の配線の効率がよくなり、設計期間の短縮を
計れる効果がある。
図、第４図は基本セルの構成図である。
１１．３１・・・・・・４人力ＮＡＮＤ機能のマイクロ
−＋！ル、１２，２２．３２・・・・・・マクロセル、
１３．２３・・・・・・空セル、１４，２４．３４・・
・・・・基本セル、２１・・・・・・メガマくクロセル
（マイクロコンピュータ用周辺回路機能のマクロセル）
、１５．２５．３５・・・・・・半導体チップ、１６゜
２６．３６・・・・・・人出力バッファ、２７．３７・
・・・・・内部セル。
−＋！ル、１２，２２．３２・・・・・・マクロセル、
１３．２３・・・・・・空セル、１４，２４．３４・・
・・・・基本セル、２１・・・・・・メガマくクロセル
（マイクロコンピュータ用周辺回路機能のマクロセル）
、１５．２５．３５・・・・・・半導体チップ、１６゜
２６．３６・・・・・・人出力バッファ、２７．３７・
・・・・・内部セル。
Claims (1)
- チャネル領域固定型のゲートアレイ方式半導体集積回路
装置に於いて、少なくとも左右どちらか一端に空セルを
１個以上含むマクロセルを一構成要素とする事を特徴と
するゲートアレイ方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20618689A JPH0369164A (ja) | 1989-08-08 | 1989-08-08 | ゲートアレイ方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20618689A JPH0369164A (ja) | 1989-08-08 | 1989-08-08 | ゲートアレイ方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369164A true JPH0369164A (ja) | 1991-03-25 |
Family
ID=16519238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20618689A Pending JPH0369164A (ja) | 1989-08-08 | 1989-08-08 | ゲートアレイ方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369164A (ja) |
-
1989
- 1989-08-08 JP JP20618689A patent/JPH0369164A/ja active Pending
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