JPH0370382B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリセルの構造に関し、さら
に詳しくはより大きな記憶容量を実現する半導体
メモリセルの構造に関する。

電荷の形で２進情報を貯蔵する半導体メモリセ
ルはセル面積が小さいため、高集積、大容量メモ
リセルとして優れている。特にメモリセルとして
１つのトランジスタと１つのコンデンサからなる
メモリセル（以下1T1Cセルと略す）は構成要素
も少なく、セル面積も小さいため高集積メモリ用
メモリセルとして重要である。

第１図に従来よく用いられている1T1Cセルの
１例を示す。第１図に於いて、３がキヤパシタ電
極で６の反転層との間に記憶容量を形成する。２
はスイツチングトランジスタのゲート電極で、ワ
ード線に接続されており、ビツト線に接続されて
いる拡散層４と反転層６の間の電荷の移動を制御
する。又、７は隣接メモリセルとの分離領域であ
る。従来例において、記憶容量は３のキヤパシタ
電極の面積と５の絶縁膜の誘電率及び膜厚によつ
て決定される。すなわち、大きな記憶容量を確保
する手段として以下の３つの方法がある。

(1) キヤパシタ電極の面積の面積を大きくする。

(2) 絶縁膜の膜厚を薄くする。

(3) 高誘電率の絶縁膜を用いる。

ところで、一般にメモリの高集積化は微細加工
技術の進展に伴うメモリセルサイズの縮小によつ
て達成されており、従来例で示した1T1Cセル構
造ではキヤパシタ電極の面積は減少する。それ
故、従来例の1T1Cセルでは絶縁膜の膜厚を薄く
することにより記憶容量の大幅な減少を防いでい
た。しかし絶縁膜の膜厚はもはや限界に近づいて
おり、一方セルの微細化は進展するばかりで従来
の構造の1T1Cセルでは高誘電率の絶縁膜を採用
しない限り記憶容量は減少する一方である。

高誘電率の絶縁膜は模索段階で近いうちに実用
化される目途はたつていない。

以上述べたように、従来型の1T1Cセルは、今
後ますます記憶容量が減少するという問題点を有
している。しかも耐α粒子問題、センスアンプの
感度等から大きな記憶容量が望まれており（例え
ば耐α粒子問題からは50fF以上の記憶容量）従
来型の1T1Cではもはや対処出来ない。

本発明の目的は、上記従来型1T1Cセルの欠点
を改善し、微小な面積のセルに於いても従来型セ
ル以上に大きな記憶容量を得ることが可能な構造
の半導体メモリセルを提供することにある。

本発明によれば、半導体基板上に半導体の壁で
仕切られた領域を複数形成し、それら各領域内の
壁の側面または側面と底面の一部を薄い絶縁膜を
介して導電性薄膜で被い、しかもこの導電性薄膜
は一つの領域内で複数に分離され、前記複数の導
電性薄膜と前記薄い絶縁膜と壁または壁と基板の
半導体とでメモリセル用キヤパシタを一つの領域
内に複数構成し、前記導電性薄膜の表面を絶縁膜
で被い、基板と電気的に接続したエピタキシヤル
半導体膜を前記各領域を埋めるように形成し、一
つの領域内のエピタキシヤル半導体膜にMIS電界
効果トランジスタを前記キヤパシタと同数形成
し、それぞれのトランジスタの拡散層の一方を前
記複数形成したキヤパシタのそれぞれの導電性薄
膜と電気的に接続することを特徴とする半導体メ
モリセルが得られる。

以下本発明の典型的な一実施例としてキヤパシ
タンス部を二分割した場合について第２図、第３
図を用いて詳述する。

第２図は本発明におけるメモリセルの平面図を
示したものであり、第３図は第２図の平面図を
AA′の一点鎖線に沿つて切り開いた部分を製造プ
ロセスの順を追つて示した模式的断面図である。

まず、Ｐ型シリコン単結晶基板２１の表面上に
熱酸化法又はCVD法により二酸化珪素膜２２を
形成した後、素子分離領域の形状を有するフオト
レジスト２３を形成した（ａ図）。

次に、前記フオトレジスト２３を耐エツチング
マスクとして前記二酸化珪素膜２２をエツチング
除去し、さらにシリコン基板をも深くエツチング
してシリコン基板表面に凹部を設けた後、熱酸化
法によりシリコン基板２１を二酸化珪素膜２４で
被い、さらに多結晶シリコン２５、二酸化珪素膜
２６、窒化珪素膜２７を順次形成してから凹部に
おけるキヤパシタンス分離領域を除く全面をフオ
トレジスト２８で被い、さらにこのフオトレジス
ト２８を耐エツチングマスクとしてキヤパシタン
ス分離領域の前記窒化珪素膜２７、前記二酸化珪
素膜２６および前記多結晶シリコン２５の一部を
エツチング除去した（ｂ図）。

次に、前記窒化珪素膜２７を耐酸化マスクとし
て前記多結晶シリコン２５を酸化しキヤパシタン
ス分離領域に二酸化珪素膜２９を形成した（ｃ
図）。

このようにして凹部に形成した多結晶シリコン
２５は二酸化珪素膜２９により二分割されるた
め、キヤパシタンスも二分割されることになる。

次に、凹部の底の一部分を除く全面をフオトレ
ジスト３０で被つた後、このフオトレジスト３０
を耐エツチングマスクとして前記窒化珪素膜２
７、前記二酸化珪素膜２６、前記多結晶シリコン
２５、前記二酸化珪素膜２４を各々エツチング除
去した（ｄ図）。

次に、前記窒化珪素膜２７を耐酸化マスクとし
て熱酸化法により前記多結晶シリコン２５の一部
を酸化した（ｅ図）。

次に、前記窒化珪素膜２７を耐エツチングマス
クとして凹部の底の一部に形成された二酸化珪素
膜３１′を除去し、次に前記窒化珪素膜２７を除
去した後凹部の底に形成された窓よりシリコンの
エピタキシヤル成長法を用いて基板シリコン２１
と同じ導電型の単結晶シリコン３２を成長させて
凹部を完全に埋めてしまつた状態を示す。（ｆ図） 次に、表面に出ている前記二酸化珪素膜２６を
除去した後、前記多結晶シリコン２５およびエピ
タキシヤル成長により形成した単結晶シリコン３
２を前記二酸化珪素膜２３′の表面が出るまでエ
ツチング除去した（ｇ図）。

次に、前記単結晶シリコン３２上にゲート酸化
膜３３を形成、多結晶シリコンによりスイツチン
グトランジスタのゲート電極１１′，１１′Ａを形
成、さらに砒素又は燐のイオン注入によりビツト
線に接続するＮ型拡散層領域１２および多結晶シ
リコン１３，１３Ａを通して前記シリコン基板内
に形成した前記多結晶シリコン２５と導通してい
るＮ型拡散層３４を形成することにより凹部内に
1T1Cを２個形成した（ｈ図）。

第２図の平面図、第３図ｈの断面図と従来の
1T1Cセルの第１図を比較してみると、第１図の
ワード線に接続されているスイツチングトランジ
スタのゲート電極２は、第２図、第３図ｈでは、
多結晶シリコン１１′，１１′Ａに相当し、第１図
のビツト線に接続されている拡散層４は第２図、
第３図ｈでは拡散層１２に相当している。電荷を
記憶する場合、ワード線に接続されたスイツチン
グトランジスタをONにすることにより、ビツト
線に接続された拡散層１２より基板内に形成され
た多結晶シリコン２５に電荷が蓄積されて記憶状
態となる。そしてこの蓄積容量は、多結晶シリコ
ンとシリコン基板間に形成された二酸化珪素膜の
容量により形成される。このため蓄積容量は、多
結晶シリコンを基板内に深く形成することによ
り、表面積を増加させることなく、蓄積容量のみ
を増加できる。

記憶した電荷を読み出す場合、ワード線に接続
されたスイツチングトランジスタをONにして、
ビツト線に接続された拡散層１２に基板内に形成
された多結晶シリコンに蓄積された電荷を移動さ
せて読み出しを行う。

本発明によるメモリセルは、凹部内に形成した
キヤパシタとしての多結晶シリコンを多分割する
ことにより一つの凹部内に複数個のメモリセルを
形成して集積度の大幅な向上を可能にしているば
かりか、前記実施例ではその記憶容量自体はシリ
コン基板内に形成する多結晶シリコンの両側に形
成されるため極めて大きくなる。またさらに、大
きな容量が必要ならばこの多結晶シリコンの深さ
を深くとることによつて集積度を落とさずに必要
な記憶容量を容易に確保できる。

現在までのところダイナミツクメモリセルの記
憶容量はα線が１個入射してもソフトエラーを発
生しないだけの大きさを有することが必要とされ
ている。記憶容量部を平面的に形成している従来
の1T1Cメモリセルを用いる場合、1Mbitクラス
の高集積大容量メモリセルでは、セル面積におけ
る記憶容量部の占める割合は50％程度にも及ぶ
が、本発明によれば、記憶容量部は基板内に形成
されるため、この部分の表面積は非常に小さくて
済み、高集積化に適している。

前記の実施例においては、シリコン基板内に形
成した多結晶シリコンによるキヤパシタンス領域
の形を素子領域下まで広げて、断面図３ｆでもわ
かるようにＬ字型にしているが、このキヤパシタ
ンス部の形状自体は必ずしもこのように素子領域
下まで広がつたＬ字型でなくてもよく、基板の深
さ方向のみに形成された構造でも十分である。た
だしこの場合はＬ字型に比べて深さ方向に深くキ
ヤパシタンス領域を形成して容量を大きくとる必
要がある。

また素子分離については、前記実施例では２ビ
ツト分のセルとセルの間にシリコン基板２１を細
く残して素子分離領域としているが、これに限る
必要はなく、絶縁体例えばSiO₂を用いて分離し
てもよい。

さらに、前記実施例では２ビツト分のセルを形
成する場合を示したが、複数ビツト分のセルを形
成することができることは自明である。

以上述べたように本発明によれば、微細なメモ
リセル面積においても記憶容量を大きくとること
ができるため、高集積化に適したメモリセルが容
易に得られる。

【図面の簡単な説明】

第１図は、従来の1T1Cメモリセルの断面図、
第２図は本発明によるメモリセルの平面図、第３
図は本発明によるメモリセルを製造するプロセス
を示す断面図である。 １…シリコン基板、２…ワード線に接続された
ゲート電極、３…キヤパシタ電極、４…ビツト線
に接続された拡散層、５…二酸化珪素膜、６…反
転層、７…分離領域に形成された二酸化珪素膜、
１１，１１Ａ…ワード線、１１′，１１′Ａ…スイ
ツチングトランジスタのゲート電極、１２…ビツ
ト線に接続する拡散層、１３，１３Ａ…多結晶シ
リコン、１４…凹部に形成した多結晶シリコンを
分割する分離領域、２１…シリコン基板、２２，
２２′…二酸化珪素膜、２３…フオトレジスト、
２４…二酸化珪素膜、２５…多結晶シリコン、２
６…二酸化珪素膜、２７…窒化珪素膜、２８…フ
オトレジスト、２９…多結晶シリコンを分離して
いる二酸化珪素膜、３０…フオトレジスト、３
１，３１′…二酸化珪素膜、３２…エピタキシヤ
ル成長により形成した単結晶シリコン、３３…二
酸化珪素膜、３４…拡散層、３５…二酸化珪素
膜。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上に半導体の壁で仕切られた領域
   を複数形成し、それら各領域内の壁の側面または
   側面と底面の一部を薄い絶縁膜を介して導電性薄
   膜で被い、しかもこの導電性薄膜は一つの領域内
   で複数に分離され、前記複数の導電性薄膜と前記
   薄い絶縁膜と壁または壁と基板の半導体とでメモ
   リセル用キヤパシタを一つの領域内に複数構成
   し、前記導電性薄膜の表面を絶縁膜で被い、基板
   と電気的に接続したエピタキシヤル半導体膜を前
   記各領域を埋めるように形成し、一つの領域内の
   エピタキシヤル半導体膜にMIS電界効果トランジ
   スタを前記キヤパシタと同数形成し、それぞれの
   トランジスタの拡散層の一方を前記複数形成した
   キヤパシタのそれぞれの導電性薄膜と電気的に接
   続することを特徴とする半導体メモリセル。