JPH0423832B2 - - Google Patents

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JPH0423832B2
JPH0423832B2 JP58015661A JP1566183A JPH0423832B2 JP H0423832 B2 JPH0423832 B2 JP H0423832B2 JP 58015661 A JP58015661 A JP 58015661A JP 1566183 A JP1566183 A JP 1566183A JP H0423832 B2 JPH0423832 B2 JP H0423832B2
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polycrystalline silicon
silicon
memory cell
silicon dioxide
insulating material
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Toshuki Ishijima
Masaaki Yoshida
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NEC Corp
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Nippon Electric Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリセルの構造に関し、さら
に詳しくはより大きな記憶容量を実現する半導体
メモリセルの構造に関する。
電荷の形で２進情報を貯蔵する半導体メモリセ
ルはセル面積が小さいため、高集積、大容量メモ
リセルとして秀れている。特にメモリセルとして
１つのトランジスタと１つのコンデンサからなる
メモリセル（以下1T1Cセルと略す）は、構成要
素も少なく、セル面積も小さいため高集積メモリ
用メモリセルとして重要である。
第１図に従来よく用いられている1T1Cセルの
１例を示す。第１図に於て、３がキヤバシタ電荷
で６の反転層との間に記憶容量を形成する。２は
スイツチングトランジスタのゲート電極でワード
線に接続されており、ビツト線に接続されている
拡散層４と反転層６の間の電荷の移動を制御す
る。又、７は隣接メモリセルとの分離領域であ
る。従来例において記憶容量は３のキヤパシタ電
極の面積と、５の絶縁膜の誘電率及び膜厚によつ
て決定される。すなわち、大きな記憶容量を確保
する手段として以下の３つの方法がある。
(1) キヤパシタ電極の面積を大きくする。
(2) 絶縁膜の膜厚を薄くする。
(3) 高誘電率の絶縁膜を用いる。
ところで一般にメモリの高集積化は微細加工技
術の進展に伴うメモリセルサイズの縮小によつて
達成されており、従来例で示した1T1Cセル構造
ではキヤパシタ電極の面積は減少する。それ故従
来例の1T1Cセルでは絶縁膜の膜厚を薄くするこ
とにより記憶容量の大幅な減少を防いでいた。し
かし絶縁膜の膜厚はもはや限界に近づいており、
一方セルの微細化は進展するばかりで従来の構造
の1T1Cセルでは高誘電率の絶縁膜を採用しない
限り記憶容量は減少する一方である。高誘電率の
絶縁膜は膜索階段で近いうちに実用化される目途
はない。
以上述べた様に従来型の1T1Cセルは今後増々
記憶容量が減少するという問題点を有している。
しかも耐α粒子問題、センスアンプの感度等から
大きな記憶容量が望まれており、（例えば耐α粒
子問題からは50fF以上の記憶容量）従来型の
1T1Cではもはや対処出来ない。
本発明の目的は、微小な面積のメモリセルに於
てもキヤパシタ電極の面積を大きく取ることを可
能にすることにより従来型より大きな記憶容量を
得ることができる構造の半導体メモリセルを提供
することにある。
本発明によれば、第１導電型半導体基板表面に
形成された凹部の少なくとも一部を覆う第１の絶
縁性物質、該第１の絶縁性物質の少なくとも側壁
に接し、しかも互いに隔離している第１及び第２
の導電性物質、該第１及び第２の導電性物質の少
なくとも側面を覆う第２の絶縁性物質、前記第１
及び第２の導電性物質とは絶縁され前記凹部の残
りの部分を埋め基準電位を与えられた第３の導電
性物質、前記第１導電型半導体基板表面に設けら
れ、前記第１の絶縁性物質に接し、前記第１又は
第２の導電性物質に電気的に接続し形成された
MISトランジスタのソース電極である第２導電型
の拡散領域を備えたことを特徴とする半導体メモ
リセルが得られる。
以下本発明の典型的な一実施例として第２図を
用いて詳述する。第２図は本発明におけるメモ
リ・セルを製造プロセスの順を追つて示した模式
的断面図である。
第２図ａは、Ｐ型シリコン単結晶基板１１の表
面上に熱酸化法により二酸化珪素膜１２を形成
し、次にその上に窒化珪素膜１３を形成した後、
溝部を除いた全面をホトレジスト１４で被つた状
態を示す。
第２図ｂは、前記ホトレジスト１４を耐エツチ
ングマスクとして前記窒化珪素膜１３、二酸化珪
素膜１２を除去しさらに前記シリコン基板１１を
エツチング除去して溝を設けた後、熱酸化法によ
り溝のシリコン基板表面に二酸化珪素膜１５を形
成し、次にこの溝を不純物を高濃度にドープした
多結晶シリコン１６で完全に埋めてしまつた状態
を示す。
第２図ｃは、前記多結晶シリコン１６を表面よ
りエツチング除去してゆき、溝部の底部のみに多
結晶シリコン１６′を残し、その後、熱酸化法に
より前記多結晶シリコン１６′の表面上に二酸化
珪素膜１７を形成した状態を示す。
第２図ｄは、ウエハー全面にｎ型不純物を高濃
度にドープした多結晶シリコン１８を成長し、さ
らにその表面を熱酸化膜１９で被つた状態を示
す。
第２図ｅは、前記二酸化珪素膜１９を異方性エ
ツチング技術例えば反応性スパツタエツチング技
術等を用いて表面よりエツチング除去してゆき溝
部側面にのみ前記二酸化珪素膜１９′を残し、さ
らにこの二酸化珪素膜１９′を耐エツチングマス
クとして前記多結晶シリコン１８を前記同様に反
応性スパツタエツチングにより表面よりエツチン
グ除去し溝の側面にのみ多結晶シリコン１８Ａ，
１８Ｂを残した状態を示したものである。
第２図ｆは、前記二酸化珪素膜１９′および溝
の底面の二酸化珪素膜１７′をエツチング除去し
た後、熱酸化法により二酸化珪素膜２０および
CVD法により窒化珪素膜２１を各々形成した状
態を示したものである。
第２図ｇは、前記窒化珪素膜２１を異方性エツ
チング技術例えば反応性スパツタエツチングによ
り表面よりエツチング除去してゆき溝の側面にの
みこの窒化珪素膜を残し、次にこの窒化珪素膜を
耐エツチングマスクとして前記二酸化珪素膜２０
をエツチング除去し溝の側壁にのみ二酸化珪素膜
２０′を残した後、溝の側面に残した前記窒化珪
素膜を除去しさらにウエハー全体に前記多結晶シ
リコン１６′と同型の不純物を高濃度にドープし
た厚い多結晶シリコン２２を形成し溝を完全に埋
めかつ表面を平坦化した状態を示したものであ
る。
第２図ｈは、前記多結晶シリコン２２を異方性
エツチング技術例えば反応性スパツタエツチング
により表面からエツチングしてゆき溝部に多結晶
シリコン２２′を残した後、熱酸化法により表面
に二酸化珪素２３を形成した状態を示したもので
ある。
第２図ｉは、前記窒化珪素膜１３および二酸化
珪素膜１２を除去した後、熱酸化法により二酸化
珪素膜２４を形成し、さらにスイツチングトラン
ジスタのゲート電極２５を形成しこのゲート電極
をイオン注入のマスクとして砒素のイオン注入を
行ないｎ型拡散層２６，２７，２７′を形成した
状態を示したものである。
第２図ｊは、前記拡散層２７上の一部と前記多
結晶ポリシリコン１８Ａ，１８Ｂ上の一部の領域
以外をホトレジスト２８で被い、その後前記ホト
レジスト２８を耐エツチングマスクとして二酸化
珪素膜２３，２４の一部をエツチング除去した状
態を示す。
第２図ｋは、前記ホトレジスト２８を除去した
後、前記溝に埋め込んだ多結晶シリコン１８Ａ又
は１８Ｂと前記ｎ型拡散層２７，２７′をｎ型不
純物を高濃度にドープした多結晶シリコン２９，
２９′を用いて電気的に接続した状態を示す。
第２図ｌは、熱酸化法により前記多結晶シリコ
ン２５，２９，２９′の表面を二酸化珪素膜３０
を被い、その後前記多結晶シリコン２２′の上部
を除くすべての領域をホトレジスト３１で被つた
状態を示す。
第２図ｍは、前記ホトレジスト３１を耐エツチ
ングマスクとして前記二酸化珪素膜２３をエツチ
ングした後、前記ホトレジストを除去し、さらに
前記多結晶シリコン２２′と同型の不純物を高濃
度にドープした多結晶シリコン３２を形成して前
記多結晶シリコン２２′と電気的に接続し、続い
て熱酸化法により前記多結晶シリコン３２の表面
に二酸化珪素膜３３を形成した状態を示す。この
ようにして２ビツト分のメモリセルが形成され
る。
第２図ｍの断面図と従来の1T1Cセルの第１図
を比較して見ると、第１図のワード線に接続され
ているスイツチングトランジスタのゲート電極２
は第２図ｍでは多結晶シリコン２５に相当し、第
１図のビツト線に接続されている拡散層４は第２
図ｍでは拡散層２６に相当している。電荷を記憶
する場合、ワード線に接続されたスイツチングト
ランジスタをONにすることにより、ビツト線に
接続された拡散層より基板内に形成された多結晶
シリコン１８Ａ，１８Ｂに電荷が蓄積されて記憶
状態となる。ただしこの時、溝の中央に形成した
多結晶シリコン２２′は接地状態にしておく。こ
のことにより蓄積容量は、多結晶シリコン間に形
成された二酸化珪素膜２０′の容量により形成さ
れる。このため蓄積容量は、多結晶シリコン１８
Ａ，１８Ｂを基板内に深く形成することにより、
つまり深い溝を形成することにより表面から見た
メモリセルの占有面積を増加させることなく蓄積
容量のみを大幅に増加できる。記憶した電荷を読
み出す場合、ワード線に接続されたスイツチング
トランジスタをONにしてビツト線に接続された
拡散層２６に基板内に形成された多結晶シリコン
１８Ａ，１８Ｂに蓄積された電荷を移動させて読
み出しを行う。
現在までのところダイナミツクメモリセルの記
憶容量は、α線が１個入射してもソフトエラーを
発生しないだけの大きさを有することが必要とさ
れている。記憶容量部を平面的に形成している従
来の1T1Cメモリセルを用いる場合、1Mbitクラ
スの高集積大容量メモリセルでは、セル面積にお
ける記憶容量部の占める割合は50％程度にも及ぶ
が、本発明によれば記憶容量部は基板内部に形成
されるためその溝の深さを深く取ることにより記
憶容量は簡単に増加することができその上この部
分の占める面積は非常に小さくてすみ高集積化に
適している。
また本発明では、溝部内に容量部を形成するた
めに多結晶シリコン２２′を接地しているが、こ
のことは素子間の分離も同時に行うことができる
という特長を有している。さらにその形状である
が素子間の分離領域に形成される寄生MOSトラ
ンジスタのチヤネル長をできる限り長く取ろうと
いう配慮から容量形成部のポリシリコン１８Ａ，
１８Ｂを直接溝の底部まで形成することなく溝の
途中で止め、溝の底部は接地された多結晶シリコ
ン２２′で埋めて一段と素子分離効果上げている。
このため多結晶シリコン２２′は溝部内では凸型
の形状をしている。さらにこのような形状を取る
ことにより、溝の幅が狭くなつた場合でも十分な
分離特性が得られる。
なお前記実施例では、特に溝内に凸形のポリシ
リコン１８Ａ，１８Ｂを設けて素子分離特性の向
上をも計つたものについて述べたが、このポリシ
リコン形状は第３図に示すような形であつてもよ
い。これは前記実施例で示したプロセスより容易
にできる。ただし、この形状は溝の分離領域幅が
前述のものに比べて広くなる。
また本発明における溝に埋め込まれたポリシリ
コン２２′（第２図）、４２（第３図）への基準電
位の与え方であるが、実施例ではポリシリコン２
２′，４２と半導体基板とを二酸化珪素膜１５に
より絶縁分離し表面より基準電位を与えるように
している。しかしこの他にポリシリコン２２′に
基準電位を与える方法として基板より与える方法
が考えられる。この構造については第４図に示
す。第４図でもわかるように溝に埋めたポリシリ
コン５２は直接半導体基板と電気的に接続してい
る。このような構造は前述したプロセスより容易
にでき又、前述した構造と比較した場合新たに基
準電位線を設ける必要がなくなるという利点があ
る。
以上述べたように本発明によれば、微細なメモ
リ・セル面積においても記憶容量を大きく取るこ
とができるため、高集積化に適したメモリセルが
容易に得られる。
【図面の簡単な説明】
第１図は従来の1T1Cメモリセルの概略断面図、
第２図は本発明によるメモリセルを製造するプロ
セスを示す概略断面図、第３、第４図は本発明に
よるメモリセルの概略断面図である。 １……シリコン基板、２……ワード線に接続さ
れたゲート電極、３……キヤパシタ電極、４……
ビツト線に接続された拡散層、５……二酸化珪素
膜、６……反転層、７……分離領域に形成された
二酸化珪素膜、１２，１５，１７，１７′，１９，
１９′，２０，２０′，２３，２４，３０，３３…
…二酸化珪素膜、１３，１３′，２１……窒化珪
素膜、１４，２８，３１……ホトレジスト、１
６，１６′，１８，１８Ａ，１８Ｂ，２２，２
２′，２９，２９′，３２……多結晶シリコン、２
５……ワード線に接続されたゲート電極、２６…
…ビツト線に接続された拡散層、２７，２７′…
…拡散層、４２……多結晶シリコン、５２……多
結晶シリコン、５３……二酸化珪素膜。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電型半導体基板表面に形成された凹部
    の少なくとも一部を覆う第１の絶縁性物質、該第
    １の絶縁性物質の少なくとも側壁に接し、しかも
    互いに隔離している第１及び第２の導電性物質、
    該第１及び第２の導電性物質の少なくとも側面を
    覆う第２の絶縁性物質、前記第１及び第２の導電
    性物質とは絶縁され前記凹部の残りの部分を埋め
    基準電位を与えられた第３の導電性物質、前記第
    １導電型半導体基板表面に設けられ、前記第１の
    絶縁性物質に接し、前記第１又は第２の導電性物
    質に電気的に接続し形成されたMISトランジスタ
    のソース電極である第２導電型の拡散領域を備え
    たことを特徴とする半導体メモリセル。
JP58015661A 1983-02-02 1983-02-02 半導体メモリセル Granted JPS59141262A (ja)

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