JPH0370814B2 - - Google Patents
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- Publication number
- JPH0370814B2 JPH0370814B2 JP56207212A JP20721281A JPH0370814B2 JP H0370814 B2 JPH0370814 B2 JP H0370814B2 JP 56207212 A JP56207212 A JP 56207212A JP 20721281 A JP20721281 A JP 20721281A JP H0370814 B2 JPH0370814 B2 JP H0370814B2
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- JP
- Japan
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- circuit
- rom
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Links
- 238000001514 detection method Methods 0.000 claims description 17
- 230000006378 damage Effects 0.000 claims description 12
- 238000004364 calculation method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 4
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
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- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Calculators And Similar Devices (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報処理機能を備えた小型電子機器に
おけるデータ破壊検出装置に関する。
おけるデータ破壊検出装置に関する。
小型電子式計算機では、電源として太陽電池あ
るいは商用交流電源を用いているものがある。上
記太陽電池や商用交流電源を用いた場合、瞬時的
な電圧変動が発生し易く、このため演算途中のデ
ータが破壊され、誤まつた演算結果が表示される
恐れがあつた。この場合、電源電圧が完全に低下
してパワーオン・クリア機能が働けば問題となら
ないが、瞬時的な電圧低下ではパワーオン・クリ
ア機能が働かないことがあり、上記したように誤
演算等を生じる。また、データがあり得ない値に
変化すると、演算処理が無限ループに入つてキー
入力ができない状態になる恐れもある。
るいは商用交流電源を用いているものがある。上
記太陽電池や商用交流電源を用いた場合、瞬時的
な電圧変動が発生し易く、このため演算途中のデ
ータが破壊され、誤まつた演算結果が表示される
恐れがあつた。この場合、電源電圧が完全に低下
してパワーオン・クリア機能が働けば問題となら
ないが、瞬時的な電圧低下ではパワーオン・クリ
ア機能が働かないことがあり、上記したように誤
演算等を生じる。また、データがあり得ない値に
変化すると、演算処理が無限ループに入つてキー
入力ができない状態になる恐れもある。
本発明は上記の点に鑑みてなされたもので、電
源電圧の瞬時的な変動等によつて生じるデータエ
ラーを確実に検出でき、その検出信号によつてオ
ールクリア処理、パワーオフ処理等のエラー処理
を行なうことができるデータ破壊検出装置を提供
することを目的とする。
源電圧の瞬時的な変動等によつて生じるデータエ
ラーを確実に検出でき、その検出信号によつてオ
ールクリア処理、パワーオフ処理等のエラー処理
を行なうことができるデータ破壊検出装置を提供
することを目的とする。
以下図面を参照して本発明の一実施例を説明す
る。第１図において１はキー入力部で、そのキー
入力データは演算部２を介してRAM（ランダ
ム・アクセス・メモリ）３へ送られる。また、４
は各種マイクロプログラムを記憶しているROM
（リード・オンリ・メモリ）で、ROMアドレス
部５からのアドレス指定によつてT1・φ2のタイ
ミングでその記憶内容が読出される。すなわち、
ROM４からはRAM４に対する行アドレスUA及
び列アドレスLA、演算用数値コードCode、各種
インストラクシヨンINS、自己の次アドレスNA
が読出される。そして、ROM４から読出される
２ビツトの行アドレスUAはRAM３、４ビツト
の列アドレスLAはアドレスカウンタ６、数値コ
ードCodeは演算部２、インストラクシヨンINS
はインストラクシヨンデコーダ７、次アドレス
NAはROMアドレス部５へ送られる。このROM
アドレス部５には、さらに、演算部２からの演算
結果に対する判断データＪが入力される。この
ROMアドレス部５は、ROM４からの次アドレ
スNA及び演算部２からの判断データＪをリード
パルスφRに同期して読込み、その内容をデコー
ダしてROM４のアドレスを指定する。また、イ
ンストラクシヨンデコーダ７は、ROM４からの
インストラクシヨンINSをデコーダし、タイミン
グ発生回路８へ制御指令を与える。このタイミン
グ発生回路８は、発振回路９からのクロツクパル
スφ1，φ2を基準とし、インストラクシヨンデコ
ーダ７からの制御指令に従つてT1，T2，T3，
φR，φT1，φT3，T1・φ2等の各種タイミング信号
を発生する。また、上記インストラクシヨンデコ
ーダ７は、読出し／書込み制御線ａよりアンド回
路１０及びデータ破壊検出回路１１内のノア回路
G1に制御指令を与える。この制御線ａに出力さ
れる制御指令はデータ読出し時に“０”、書込み
時に“１”となる。また、上記アンド回路１０に
はタイミング信号T1が入力されており、その出
力信号が読出し／書込み制御命令Ｒ／Ｍとして
RAM３へ送られる。さらに、上記インストラク
シヨンデコーダ７からは、アドレスカウンタ６に
対してロード命令が送られる。このアドレスカウ
ンタ６は、上記デコーダ７からのロード命令によ
つてROM４からの列アドレスをロードし、４ビ
ツトの列アドレスをRAM３に出力すると共に、
上記ノア回路G1に入力する。さらに、このノア
回路G1にはROM４から出力される２ビツトの行
アドレスUAがインバータ１２ａ，１２ｂを介し
て入力される。しかして、上記RAM３には、各
種演算用レジスタ例えば第２図に示すようにＸ，
Ｙ，Ｚ，Ｍ等のレジスタが構成される。そして、
例えばＭレジスタの０桁目M0がチエツクデータ
記憶桁として使用され、「1010」のデータが書込
まれる。上記ＭレジスタはROM４からの行アド
レスUAが「00」の時に指定され、M0桁はカウ
ンタ６からの列アドレスLAが「0000」の時に指
定される。そして、上記RAM３から読出される
データは、演算部２へ入力されると共に表示部１
３へ送られて表示される。また、RAM３からは
キー入力部１に対してサンプリング用データが読
出される。さらに、RAM３から読出されるデー
タは、データ破壊検出回路１１内のナンド回路
G2に入力される。この場合、RAM３から出力さ
れる４ビツトのデータのうち、第１、第３ビツト
はインバータ１４ａ，１４ｂを介して、また、第
２、第４ビツトは直接ナンド回路G2に入力され
る。そして、このナンド回路G2の出力がノア回
路G1の出力と共にアンド回路G3に入力され、そ
の出力がフリツプフロツプＦ１に入力される。こ
のフリツプフロツプＦ１は、クロツクパルスφ2
に同期して入力を読込み、フリツプフロツプＦ２
へ出力する。このフリツプフロツプＦ２はタイミ
ング信号φT1に同期して入力を読込み、その出力
がデータ破壊検出回路１１の検出信号RESとな
つてROMアドレス部５へ送られる。このROM
アドレス部５は、上記検出信号RESが与えられ
ると保持データをリセツトしてROM４のオール
クリア処理プログラムの先頭アドレスを指定す
る。
る。第１図において１はキー入力部で、そのキー
入力データは演算部２を介してRAM（ランダ
ム・アクセス・メモリ）３へ送られる。また、４
は各種マイクロプログラムを記憶しているROM
（リード・オンリ・メモリ）で、ROMアドレス
部５からのアドレス指定によつてT1・φ2のタイ
ミングでその記憶内容が読出される。すなわち、
ROM４からはRAM４に対する行アドレスUA及
び列アドレスLA、演算用数値コードCode、各種
インストラクシヨンINS、自己の次アドレスNA
が読出される。そして、ROM４から読出される
２ビツトの行アドレスUAはRAM３、４ビツト
の列アドレスLAはアドレスカウンタ６、数値コ
ードCodeは演算部２、インストラクシヨンINS
はインストラクシヨンデコーダ７、次アドレス
NAはROMアドレス部５へ送られる。このROM
アドレス部５には、さらに、演算部２からの演算
結果に対する判断データＪが入力される。この
ROMアドレス部５は、ROM４からの次アドレ
スNA及び演算部２からの判断データＪをリード
パルスφRに同期して読込み、その内容をデコー
ダしてROM４のアドレスを指定する。また、イ
ンストラクシヨンデコーダ７は、ROM４からの
インストラクシヨンINSをデコーダし、タイミン
グ発生回路８へ制御指令を与える。このタイミン
グ発生回路８は、発振回路９からのクロツクパル
スφ1，φ2を基準とし、インストラクシヨンデコ
ーダ７からの制御指令に従つてT1，T2，T3，
φR，φT1，φT3，T1・φ2等の各種タイミング信号
を発生する。また、上記インストラクシヨンデコ
ーダ７は、読出し／書込み制御線ａよりアンド回
路１０及びデータ破壊検出回路１１内のノア回路
G1に制御指令を与える。この制御線ａに出力さ
れる制御指令はデータ読出し時に“０”、書込み
時に“１”となる。また、上記アンド回路１０に
はタイミング信号T1が入力されており、その出
力信号が読出し／書込み制御命令Ｒ／Ｍとして
RAM３へ送られる。さらに、上記インストラク
シヨンデコーダ７からは、アドレスカウンタ６に
対してロード命令が送られる。このアドレスカウ
ンタ６は、上記デコーダ７からのロード命令によ
つてROM４からの列アドレスをロードし、４ビ
ツトの列アドレスをRAM３に出力すると共に、
上記ノア回路G1に入力する。さらに、このノア
回路G1にはROM４から出力される２ビツトの行
アドレスUAがインバータ１２ａ，１２ｂを介し
て入力される。しかして、上記RAM３には、各
種演算用レジスタ例えば第２図に示すようにＸ，
Ｙ，Ｚ，Ｍ等のレジスタが構成される。そして、
例えばＭレジスタの０桁目M0がチエツクデータ
記憶桁として使用され、「1010」のデータが書込
まれる。上記ＭレジスタはROM４からの行アド
レスUAが「00」の時に指定され、M0桁はカウ
ンタ６からの列アドレスLAが「0000」の時に指
定される。そして、上記RAM３から読出される
データは、演算部２へ入力されると共に表示部１
３へ送られて表示される。また、RAM３からは
キー入力部１に対してサンプリング用データが読
出される。さらに、RAM３から読出されるデー
タは、データ破壊検出回路１１内のナンド回路
G2に入力される。この場合、RAM３から出力さ
れる４ビツトのデータのうち、第１、第３ビツト
はインバータ１４ａ，１４ｂを介して、また、第
２、第４ビツトは直接ナンド回路G2に入力され
る。そして、このナンド回路G2の出力がノア回
路G1の出力と共にアンド回路G3に入力され、そ
の出力がフリツプフロツプＦ１に入力される。こ
のフリツプフロツプＦ１は、クロツクパルスφ2
に同期して入力を読込み、フリツプフロツプＦ２
へ出力する。このフリツプフロツプＦ２はタイミ
ング信号φT1に同期して入力を読込み、その出力
がデータ破壊検出回路１１の検出信号RESとな
つてROMアドレス部５へ送られる。このROM
アドレス部５は、上記検出信号RESが与えられ
ると保持データをリセツトしてROM４のオール
クリア処理プログラムの先頭アドレスを指定す
る。
次に上記実施例の動作を説明する。電源スイツ
チをオンすると、発振回路９から基準となるクロ
ツクパルスφ1，φ2が出力され、タイミング発生
回路８へ送られる。上記クロツクパルスφ1，φ2
は第４図に示すように同一周期で位相のみが異な
つている。そして、タイミング発生回路８は、上
記クロツクパルスφ1，φ2を基準とし、インスト
ラクシヨンデコーダ７からの制御に従つて第４図
に示すように各種タイミング信号を発生する。タ
イミング信号T1，T2，T3はクロツクパルスφ2に
同期して順次出力されるもので、T1〜T3によつ
て１マシンサイクルが構成される。また一方、上
記電源スイツチをオンした場合、ROMアドレス
部５によりROM４におけるオールクリア処理プ
ログラムの先頭アドレスが指定され、第３図のス
テツプS1に示すオールクリア処理が行なわれる。
次にステツプS2に進み、RAM３内のＭレジスタ
のM0桁にチエツクデータ「1010」を書込む。す
なわち、ROM４からＭレジスタを指定する行ア
ドレス「11」を出力すると共に、アドレスカウン
タ６を介してM0桁を指定する列アドレス「0000」
を出力する。さらに、ROM４から数値コード
Codeとして「1010」を演算部２を介してRAM３
に出力し、上記M0桁に書込む。その後、ステツ
プS3に示すキーサンプリング処理に進む。このキ
ーサンプリングステツプにおいて、オールクリア
（AC）キーが操作された場合はステツプS1に戻る
が、その他のキーが操作された場合はステツプS4
に進んでM0桁の内容が「1010」となつているか
否かをチエツクする。すなわち、ROM４により
RAM３内におけるＭレジスタのM0桁を指定し、
その内容をデータ破壊検出回路１１に読出してデ
ータが破壊されているか否かをチエツクする。上
記ＭレジスタのM0桁を指定した場合、行アドレ
スUAは「11」、列アドレスLAは「0000」となつ
ており、行アドレス「00」はインバータ１２ａ，
１２ｂで反転されるので、読出しモードではノア
回路G1の入力はオール“０”となる。従つてノ
ア回路G1の出力は第４図に示すように１マシン
サイクルの間“１”となつてアンド回路G3へ入
力される。一方、RAM３から読出されるM0桁の
内容は、直接あるいはインバータ１４ａ，１４ｂ
で反転してナンド回路G2に入力されるが、上記
読出しデータが正常な場合は「1010」の４ビツト
データのうち第１、第３ビツトの“０”がインバ
ータ１４ａ，１４ｂで“１”に反転されるため、
ナンド回路G2への入力がオール“１”となる。
このためナンド回路G2の出力が“０”となり、
アンド回路G3のゲートを閉じてフリツプフロツ
プＦ１，Ｆ２の出力を“０”状態に保持する。こ
の結果、データ破壊検出信号RESは出力されず、
ROMアドレス部５のリセツトは行なわれない。
従つて、ROMアドレス部５によりROM４の次
アドレスが指定されて第３図のステツプS4からス
テツプS5へ進む。このステツプS5ではキー入力に
対する演算処理を行ない、その結果をRAM３へ
送つて記憶させる。次いでステツプS6へ進み、ス
テツプS4と同様にしてＭレジスタのM0桁の内容
が「1010」となつているか否かをチエツクし、異
常がなければステツプS7においてRAM３に書込
んであるデータを表示部１３に読出して表示す
る。その後、キーサンプリングステツプS3に戻つ
て次のキー入力に備える。
チをオンすると、発振回路９から基準となるクロ
ツクパルスφ1，φ2が出力され、タイミング発生
回路８へ送られる。上記クロツクパルスφ1，φ2
は第４図に示すように同一周期で位相のみが異な
つている。そして、タイミング発生回路８は、上
記クロツクパルスφ1，φ2を基準とし、インスト
ラクシヨンデコーダ７からの制御に従つて第４図
に示すように各種タイミング信号を発生する。タ
イミング信号T1，T2，T3はクロツクパルスφ2に
同期して順次出力されるもので、T1〜T3によつ
て１マシンサイクルが構成される。また一方、上
記電源スイツチをオンした場合、ROMアドレス
部５によりROM４におけるオールクリア処理プ
ログラムの先頭アドレスが指定され、第３図のス
テツプS1に示すオールクリア処理が行なわれる。
次にステツプS2に進み、RAM３内のＭレジスタ
のM0桁にチエツクデータ「1010」を書込む。す
なわち、ROM４からＭレジスタを指定する行ア
ドレス「11」を出力すると共に、アドレスカウン
タ６を介してM0桁を指定する列アドレス「0000」
を出力する。さらに、ROM４から数値コード
Codeとして「1010」を演算部２を介してRAM３
に出力し、上記M0桁に書込む。その後、ステツ
プS3に示すキーサンプリング処理に進む。このキ
ーサンプリングステツプにおいて、オールクリア
（AC）キーが操作された場合はステツプS1に戻る
が、その他のキーが操作された場合はステツプS4
に進んでM0桁の内容が「1010」となつているか
否かをチエツクする。すなわち、ROM４により
RAM３内におけるＭレジスタのM0桁を指定し、
その内容をデータ破壊検出回路１１に読出してデ
ータが破壊されているか否かをチエツクする。上
記ＭレジスタのM0桁を指定した場合、行アドレ
スUAは「11」、列アドレスLAは「0000」となつ
ており、行アドレス「00」はインバータ１２ａ，
１２ｂで反転されるので、読出しモードではノア
回路G1の入力はオール“０”となる。従つてノ
ア回路G1の出力は第４図に示すように１マシン
サイクルの間“１”となつてアンド回路G3へ入
力される。一方、RAM３から読出されるM0桁の
内容は、直接あるいはインバータ１４ａ，１４ｂ
で反転してナンド回路G2に入力されるが、上記
読出しデータが正常な場合は「1010」の４ビツト
データのうち第１、第３ビツトの“０”がインバ
ータ１４ａ，１４ｂで“１”に反転されるため、
ナンド回路G2への入力がオール“１”となる。
このためナンド回路G2の出力が“０”となり、
アンド回路G3のゲートを閉じてフリツプフロツ
プＦ１，Ｆ２の出力を“０”状態に保持する。こ
の結果、データ破壊検出信号RESは出力されず、
ROMアドレス部５のリセツトは行なわれない。
従つて、ROMアドレス部５によりROM４の次
アドレスが指定されて第３図のステツプS4からス
テツプS5へ進む。このステツプS5ではキー入力に
対する演算処理を行ない、その結果をRAM３へ
送つて記憶させる。次いでステツプS6へ進み、ス
テツプS4と同様にしてＭレジスタのM0桁の内容
が「1010」となつているか否かをチエツクし、異
常がなければステツプS7においてRAM３に書込
んであるデータを表示部１３に読出して表示す
る。その後、キーサンプリングステツプS3に戻つ
て次のキー入力に備える。
しかし、上記ステツプS4あるいはS6において、
RAM３からＭレジスタのM0桁の内容を読出した
際、その読出しデータが破壊されていたとする
と、すなわち、４ビツトデータのうち、１ビツト
でも反転していたとすると、ナンド回路G2の入
力がオール“１”とはならず、この結果、ナンド
回路G2から“１”信号が出力されてアンド回路
G3のゲートが開かれる。このため第４図に示す
ようにアンド回路G3の出力が“１”となり、ク
ロツクパルスφ2に同期してフリツプフロツプＦ
１に読込まれる。さらに、このフリツプフロツプ
Ｆ１に保持されたデータはタイミング信号φT1に
よつてフリツプフロツプＦ２に書込まれる。この
フリツプフロツプＦ２に書込まれたデータがデー
タ破壊検出信号RESとなり、ROMアドレス部５
へ送られる。これによりROMアドレス部５の保
持データがリセツトされ、ROM４のオールクリ
ア処理プログラムの先頭アドレスが指定されてス
テツプS1のオールクリア処理が行なわれる。
RAM３からＭレジスタのM0桁の内容を読出した
際、その読出しデータが破壊されていたとする
と、すなわち、４ビツトデータのうち、１ビツト
でも反転していたとすると、ナンド回路G2の入
力がオール“１”とはならず、この結果、ナンド
回路G2から“１”信号が出力されてアンド回路
G3のゲートが開かれる。このため第４図に示す
ようにアンド回路G3の出力が“１”となり、ク
ロツクパルスφ2に同期してフリツプフロツプＦ
１に読込まれる。さらに、このフリツプフロツプ
Ｆ１に保持されたデータはタイミング信号φT1に
よつてフリツプフロツプＦ２に書込まれる。この
フリツプフロツプＦ２に書込まれたデータがデー
タ破壊検出信号RESとなり、ROMアドレス部５
へ送られる。これによりROMアドレス部５の保
持データがリセツトされ、ROM４のオールクリ
ア処理プログラムの先頭アドレスが指定されてス
テツプS1のオールクリア処理が行なわれる。
なお、上記実施例では、Ｍレジスタの０桁目に
チエツク用データを書込むようにしたが、その他
例えば各レジスタの０桁目あるいは特定レジスタ
の全桁を使用するようにしてもよい。
チエツク用データを書込むようにしたが、その他
例えば各レジスタの０桁目あるいは特定レジスタ
の全桁を使用するようにしてもよい。
また、データの破壊検出は実施例に限らず、表
示後にも行なうようにすればさらに効果的であ
る。
示後にも行なうようにすればさらに効果的であ
る。
さらに、上記実施例ではデータ破壊検出信号に
よりオールクリア処理を行なうようにしたが、そ
の他例えばパワーオフ処理、アラーム処理などを
行なうようにしてもよい。
よりオールクリア処理を行なうようにしたが、そ
の他例えばパワーオフ処理、アラーム処理などを
行なうようにしてもよい。
また、本発明は小型電子式計算機に限らず、メ
モリを備えた電子機器に広く適用できるものであ
る。
モリを備えた電子機器に広く適用できるものであ
る。
以上述べたように本発明によれば、メモリにチ
エツク用データを書込み、このチエツク用データ
によつてデータ破壊の有無を判断するようにした
ので、電源電圧の瞬間的な変動等によつてデータ
が破壊された場合でもその状態を確実に検出で
き、それによつてオールクリア処理、パワーオフ
処理等のエラー処理を行なうことができ、誤演算
の結果を表示したり、キーが入らない状態になつ
たりすることを効果的に防止し得るものである。
エツク用データを書込み、このチエツク用データ
によつてデータ破壊の有無を判断するようにした
ので、電源電圧の瞬間的な変動等によつてデータ
が破壊された場合でもその状態を確実に検出で
き、それによつてオールクリア処理、パワーオフ
処理等のエラー処理を行なうことができ、誤演算
の結果を表示したり、キーが入らない状態になつ
たりすることを効果的に防止し得るものである。
図面は本発明の一実施例を示すもので、第１図
は回路構成図、第２図はRAMのレジスタ構成を
示す図、第３図は動作内容を示すフローチヤー
ト、第４図は動作を説明するためのタイミングチ
ヤートである。 ３……RAM（ランダム・アクセス・メモリ）、
４……ROM、７……インストラクシヨンデコー
ダ、１１……データ破壊検出回路、Ｆ１，Ｆ２…
…フリツプフロツプ。
は回路構成図、第２図はRAMのレジスタ構成を
示す図、第３図は動作内容を示すフローチヤー
ト、第４図は動作を説明するためのタイミングチ
ヤートである。 ３……RAM（ランダム・アクセス・メモリ）、
４……ROM、７……インストラクシヨンデコー
ダ、１１……データ破壊検出回路、Ｆ１，Ｆ２…
…フリツプフロツプ。
Claims (1)
- １ メモリを備えた電子機器において、上記メモ
リの所定領域にチエツク用特定データをセツトす
る手段と、処理サイクルのうち少なくとも１度は
上記メモリから特定データを読出してチエツク
し、破壊されている場合にデータ破壊検出信号を
出力する手段と、この手段から出力されるデータ
破壊検出信号によりエラー処理を行なう手段とを
具備したことを特徴とするデータ破壊検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207212A JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207212A JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111195A JPS58111195A (ja) | 1983-07-02 |
| JPH0370814B2 true JPH0370814B2 (ja) | 1991-11-11 |
Family
ID=16536090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207212A Granted JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111195A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541216B2 (ja) * | 1987-04-27 | 1996-10-09 | 沖電気工業株式会社 | 信号処理プロセッサにおける異常動作の検出方法 |
| JPH06324953A (ja) * | 1993-05-10 | 1994-11-25 | Mita Ind Co Ltd | 書換可能なメモリのメモリチェック方法、その装置及び該装置を有するデータ自動復旧装置 |
-
1981
- 1981-12-23 JP JP56207212A patent/JPS58111195A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111195A (ja) | 1983-07-02 |
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