JPH0372677A - 読み出し専用メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳ）ランジスクが直列に接続されて構成さ
れるＮＡＮＤ型の読み出し専用メモリ装置の製造方法に
関する。

〔発明の概要〕

本発明は、ＭＩＳＩ−ランジスタが直列に接続されて構
成されたＮＡＮＤ型の読み出し専用メモリ装置の製造方
法において、ＭＩＳトランジスタのチャンネル領域を避
けた金属配線層をマスクの一部として選択的な不純物の
導入を行うことや、複数の並列した第１のゲート間に選
択的に不純物の導入を行った後、それら第１のゲート間
に第２のゲートを形成し、その第２のゲート形成のため
のパターニング用マスクを第１のゲート下部の選択的な
イオン注入のマスクの一部とすることにより、読み出し
専用メモリ装置の製造のターン・アラウンド・タイムの
短縮や、工程数の低減を図るものである。

〔従来の技術］ 読み出し専用メモリ装置特にマスクＲＯＭは、高集積化
が進むにつれてＮＡＮＤ型が主流となってきている。

このＮＡＮＤ型のマスクＲＯＭは、メモリセルが直列に
複数のＭＯ３Ｌランジスタを並べた構造とされ、例えば
エンハンスメント（ノーマリ・オフ）型のＭＯＳトラン
ジスタをデイプリージョン（ノーマリ・オン）型のＭＯ
Ｓトランジスタに変化させることで、情報のプログラム
（書き込み）が行われる。

第７図はマルチゲート構造のマスクＲＯＭのメモリセル
の断面図であり、第８図はその等価回路図である。

このマルチゲート構造のマスクＲＯＭについて第７図を
参照して簡単に説明すると、基板１０１上のゲート絶縁
膜上に、第１層目の配線層を用いて第１のゲート１０２
が複数並列に形成され、その第１のゲート１０２の間に
は絶縁膜を介して第２のゲート１０３が第２Ｎ目の配線
層を用いて形成される。第１のゲート１０２の下部や第
２のゲート１０３の下部には、選択的に不純物が打ち込
まれ、不純物の打ち込まれた不純物拡散領域１０４を有
したＭＯＳトランジスタがデイプリージョン型にされる
。

そして、読み出しは、ゲート電圧を例えば０■番こする
ことで行われ、選択されたＭＯ３Ｉ−ランジスクがエン
ハンスメント型ならばビット線の電位が高しヘル、デイ
プリージョン型ならばビット線の電位が低レベルにされ
る。

〔発明が解決しようとする課朋〕

一般に、上述のようなマスクＲＯＭ等のプログラムを行
って製品として出荷するようなメモリ装置では、プログ
ラムコードの発注から製品の完成までのターン・アラウ
ンド・タイムを短くすることが要求されている。ところ
が、従来の読み出し専用メモリ装置では、ゲート電極の
形成前にイオン注入によりプログラムすることが行われ
ており、それ以後のプロセスが長くなっていた。

また、第７図に示したようなマルチゲート構造のマスク
ＲＯＭは高集積化できる利点を有するが、プログラムの
ためのイオン注入のマスクずれや、隣接するゲート間で
の不純物拡散領域の拡がり等が問題となって、集積度を
高くすることが困難とされ、高集積化のためには、基板
の一部を削って位置ずれを補償する等の工程数の増加が
伴っていた。

そこで、本発明は上述の技術的な課題に鑑み、高集積化
に必要な工程の簡略化を図りながら、タン・アラウンド
・タイムを短くするような読み出し専用メモリ装置の製
造方法を提供することを第１の目的とし、さらに、工程
数を低減すると共に、マスクの合わせずれ等を防止する
ような読み出し専用メモリ装置の製造方法を提供するこ
とを第２の目的とする。

〔課題を解決するための手段〕

上述の第１の目的を達成するための本願の第１の発明の
読み出し専用メモリ装置の製造方法は、ＭＩＳトランジ
スタが直列に接続されて構成されたＮＡＮＤ型の読み出
し専用メモリ装置の製造方法であって、基板上の上記Ｍ
ＩＳトランジスタのチャンネル領域を避けて金属配線層
が形成され、その金属配線層をマスクの一部として上記
チャンネル領域に選択的に不純物を導入することでプロ
グラムすることを特徴とする。チャンネル領域を避けて
形成される金属配線層は、平面上型ならないパターンと
され、例えばアルくニウム系配線層等より形成できる。

上記プログラムする際には、金属配線層と合わせてレジ
ストマスクを用いることができ、不純物の導入はイオン
注入によりゲートを貫通して行うことができる。

また、第２の目的舎達成するための本願の第２の発明の
読み出し専用メモリ装置の製造方法は、ＭＩＳトランジ
スタが直列に接続されて構成されたＮＡＮＤ型の読み出
し専用メモリ装置の製造方法であって、基板上に複数の
第１のゲートを並列に形成する工程と、それら第１のゲ
ートをマスクの一部として第１のゲート間の基板表面に
選択的に不純物を導入する工程と、パターニング用マス
クを用い上記第１のゲート間に絶縁膜を介して複数の第
２のゲートを第１のゲートと並列に形成する工程と、上
記パターニング用マスクをイオン注入のマスクの一部と
して上記第１のゲートの下部の基板表面に選択的に不純
物を打ち込む工程とを有することを特徴とする。

〔作用〕

本願の第１の発明の読み出し専用メモリ装置の製造方法
は、金属配線層がＭＩＳトランジスタのチャンネル領域
を避けて形成されるため、イオン注入等によるプログラ
ムを金属配線層の形成後に行うことができる。また、チ
ャンネル領域を避けたパターンで形成される金属配線層
は、そのままマスクの一部として使用されるため、マス
クずれ等の問題も緩和される。

また、本願の第２の発明の読み出し専用メモリ装置の製
造方法は、第１のゲートが第２のゲートのＭＩＳトラン
ジスタのプログラムのマスクの一部として用いられ、上
記パターニング用マスクが第１のゲートのＭＩＳトラン
ジスタのマスクの一部として用いられる。このため、自
己整合的にプログラムが行われ、マスクずれ等の問題も
解決される。

〔実施例］ 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、マスクＲＯＭの製造方法の例であり、その
マスクＲＯＭは、金属配線層であるアルミニウム系配線
層が素子分離領域上に配線される構造を有している。

まず、本実施例により製造されるマスクＲＯＭのメモリ
セルの回路構成を第４図に示す。その回路構成は、ビッ
ト線ＢＬと接地電圧ラインとの間に、２列の直列接続さ
れたＭＯＳトランジスタが配列される。ビット線ＢＬ側
の２行は、ビットセレクト用のＭＯＳトランジスタであ
り、選択線ＢＳｌ、ＢＳ２により択一的に２列の一方の
列が選択される。他のＭＯＳトランジスタは、情報を記
憶するためのトランジスタであり、それらのゲートはワ
ード線Ｗ１〜Ｗ８の複数本並列した構成を有する。この
ようなワード線Ｗ１〜Ｗ８をゲート電極とするＭＯＳト
ランジスタは、後述するようなイオン注入によりエンハ
ンスメント型とデイプリージョン型が選択的に形成され
、プログラムされる。

次に、第１図〜第３図を参照して、プログラムされる前
の状態のマスクＲＯＭの構造について説明する。

半導体基板１上にゲート絶縁膜２が形成され、そのゲー
ト絶縁膜２上には所定の間隔で並列して選択線ＢＳＩ、
ＢＳ２及びワード線Ｗ１〜Ｗ８が形成されている。これ
ら選択線ＢＳＩ、ＢＳ２及びワード線Ｗ１〜Ｗ８はポリ
シリコン等の材料からなり、側部にはサイドウオール３
がそれぞれ形成されている。これら選択線ＢＳＩ、ＢＳ
２及びワード線Ｗ１〜Ｗ８は、第１図のＸ方向を長手方
向として延在されており、このＸ方向で選択線ＢＳｌ、
ＢＳ２及びワード線Ｗ１〜Ｗ８は、第２図に示すように
、素子分離領域４上を横断するように形成される。その
素子分離領域４はＭＯ３Ｉ−ランジスタの列に沿って第
１図中Ｙ方向を長手方向として形成され、ＭＯ３Ｉ−ラ
ンジスタ列の間を電気的に分離する。この素子分離領域
４の下部にはチャンネルストッパー領域１２が形成され
る。

各選択線ＢＳＩ、ＢＳ２及びワード線Ｗ１〜Ｗ８の間の
半導体基板１の表面には、ソース・トレ０ イン領域が形成される。このソース・ドレイン領域はサ
イドウオール３によるオフセットを利用して、高濃度不
純物領域５と低濃度不純物領域６からなる所謂ＬＤＤ構
造とされる。ＭＯＳトランジスタ列の両端部の高濃度不
純物領域５はコンタクトホール１４を介してビット線に
接続され或いは接地電圧ＧＮＤを供給するための接地電
圧ラインに接続される。これらソース・ドレイン領域の
間の各選択線ＢＳＩ、ＢＳ２及びワード線Ｗ１〜Ｗ８の
下部の半導体基板１の表面がチャンネル領域７である。

そして、後述するように、それらチャンネル領域７に不
純物を選択的にイオン注入して、エンハンスメント型と
デイプリージョン型のＭＯＳトランジスタを得る。

このような選択線ＢＳＩ、ＢＳ２及びワード線Ｗ１〜Ｗ
８上には、層間絶縁膜８が全面に形成され、その層間絶
縁膜８上には、ビット線として機能するアルミニウム系
配線層９が形成される。このアルミニウム系配線層９は
、第１図中のＹ方向を長手方向として延在されており、
ＭＯＳトラン１ ジスタ列のチャンネル領域７上を避けて形成されている
。すなわち、アルミニウム系配線層９は、チャンネル領
域７上で窓１０或いはビソト線間のスペース１１を有し
ており、チャンネル領域７上にはアルミニウム系配線層
９が形成されない。第１図に示すように、このアルミニ
ウム系配線層９はＹ方向に延在されながら、コンタクト
ホール１４を介して基板１の高濃度不純物領域５と接続
するために選択線ＢＳ２でＸ方向に曲げられる。

以上のような第１図〜第３図に示すプログラム前の状態
から、プログラムを行って、製品が出荷される。これを
第５図（ａ）、　（ｂ）を参照しながら説明する。

第５図（ａ）はプログラム前の状態を示しており、第２
図と同し断面構造を有する。このプログラム前の状態で
は、層間絶縁膜８上にチャンネル領域７を平面上型なら
ずに避けて形成されたアルミニウム系配線層９が形成さ
れる。従って、アルミニウム系配線層９は、平面上、素
子分離領域４と重なるように形成される。

２ 次番こ、第５図（１））に示すように、比較的厚くレジ
４ト膜１３を形成し、これを選択的に露光、現像してレ
ジストマスクを得る。レジスト膜１３の膜厚は、高エネ
ルギーで打ち込んだ不純物をも透過が阻止されるような
厚みとされ、例えば数μｍ程度の膜厚を有する。レジス
ト膜１３はデイプリージョン型にすべきＭＯＳトランジ
スタのチャンネル領域７に対応した部分で開口される。

エンハンスメント型にされる領域は厚いレジスト膜１３
が被着したままである。このレジスト膜１３のパターン
は、アルミニウム系配線層９が領域Ａ、でマスクの一部
として機能するために、高い解像度のものを必要としな
い。従って、プロセスを簡素化することができる。

ＭＯＳ　トランジスタをデイプリージョン型にするとこ
ろのみ開口したレジスト膜１３を用いて、高エネルギー
のイオン注入を行う。このイオン注入のエネルギーは、
例えば８００に〜２ＭｅＶであり、レジスト膜１３が形
成されていない領域で層間絶縁膜８と選択線若しくはワ
ード線を貫通してチャンネル領域７に不純物１ｍが打ち
込まれる。

この打ち込まれた不純物１ｍにより、闇値電圧Ｖ１．が
変化し、ＭＯＳトランジスタはデイプリージョン型とな
り、マスクＲＯＭはプログラムされる。

なお、選択線の部分については、予め不純物を導入して
おくこともできる。

このようなプログラムの後、オーバーコート。

パッドの形成、シンタリング等を行って、マスクＲＯＭ
を完成する。そのプログラムの後の工程は従前のプロセ
スに比べて十分に短くなり、ターン・アラウンド・タイ
ムの短縮が実現される。

このように本実施例のマスクＲＯＭの製造方法では、チ
ャンネル領域７上を避けて形成されたアルミニウム系配
線層９の形成の後、プログラムのためのイオン注入が行
われる。このためターン・アラウンド・タイムを極めて
短いものにできる。

また、プログラムのためのイオン注入に際して、アルミ
ニウム系配線層９をマスクの一部に利用できるために、
微細なレジスト膜は必要とされず、高集積化を図る場合
に有利であり、プロセス自体９ ４ も簡素化できることになる。

第２の実施例 本実施例は、所謂マルチゲート構造のマスクＲＯＭの製
造方法であり、そのプログラムに第１のゲートとパター
ニング用マスクが使用される例である。以下、本実施例
を第６図（ａ）〜第６図（ｄ）を参照して説明する。

まず、第６図（ａ）に示すように、半導体基板２１上に
ゲート絶縁膜２２や図示しない素子分離領域等を形成し
、そのゲート絶縁膜２２上に第１のゲート電極層２３を
形成される。この第１のゲート電極層２３は、例えば全
面にポリシリコン層を形成した後、複数本並列したパタ
ーンとなるように異方性エツチング法によりエツチング
される。

この第１のゲート電極層２３のパターニングの後、リン
を含有したＰ２Ｏ層が全面に形成され、そのＰ２Ｏ層は
エッチハックされる。このエッチハックにより第１のゲ
ート電極層２３の側部には、Ｐ２Ｏ層からなるサイドウ
オール２４が形成され５ る。続いて、熱処理により、上記第１のゲート電極層２
３の表面及びサイドウオール２４の間の基板表面に酸化
膜２５が形成され、Ｐ２Ｏ層からなるサイドウオール２
４からはリンが拡散して、そのリンの拡散からサイドウ
オール２４と自己整合的にＭＯＳトランジスタ列のソー
ス・ドレイン領域２６が形成される。

次に、第６図（ｂ）に示すように、全面にレジスト膜２
７が形成され、そのレジスト膜２７は選択的に露光、現
像される。このレジスト膜２７のパターンは、プログラ
ムすべきＭＯＳトランジスタの配置に対応したものとさ
れ、イオン注入すべき領域には窓部２８が形成される。

この窓部２８では、その底部で酸化膜２５に覆われた第
１のゲート電極層２３が臨む。すなわち、窓部２８のパ
ターンは、上記第１のゲート電極層２３がイオン注入の
マスクの一部として機能するために、苦熱的なもので良
い。従って、プロセスの簡略化が可能であり、メモリの
高集積化にも有利である。次に窓部２８を利用してイオ
ン注入を行う。このイオン注６ 人は後述する第２のゲート電極層３０をゲートとするＭ
ＯＳトランジスタに対するプログラムとなり、不純物が
打ち込まれたＭＯＳトランジスタは、デイプリージョン
型にされる。

次に、レジスト膜２７を除去し、第６図（Ｃ）に示すよ
うに、全面にポリシリコン層が被着され、これをパター
ニングするようにレジスト膜が形成される。ポリシリコ
ン層は第１のゲート電極層２３の間で基板表面に絶縁膜
２５を介して接する。そのレジスト膜は複数本並列して
形成された第１のゲート電極層２３の間の領域を被覆す
るようなパターンに選択的に露光、現像されてパターニ
ング用マスク２９となる。そして、そのパターニング用
マスク２９を用いて異方性エツチングを行い、ポリシリ
コン層をパターニングして第２のゲート電極層３０を得
る。この第２のゲート電極層３０は、第１のゲート電極
層２３間に複数本並列して形成される。

次に、第６図（ｄ）に示すように、第２のゲート電極層
３０の形成に用いたパターニング用マスク２９を除去せ
ず、そのまま残し、さらにプログラムのためのマスクと
なるレジスト膜３１を全面に形成する。このレジスト膜
３１は、次のイオン注入が第１のゲート電極層２３を貫
通する高エネルギーイオン注入となるために、比較的厚
く形成される。一般に厚く形成した時では、解像度が犠
牲となるが、本実施例のマスクＲＯＭの製造方法では、
除去せずにおいたパターニング用マスク２９．第２のゲ
ート電極３０がマスクの一部として機能するために、イ
オン注入すべきチャンネル領域のパターンよりも大きめ
のサイズに窓部３２を形成することができる。従って、
プロセスの簡略化が可能であり、マスクＲＯＭの高集積
化にも有利である。

このような窓部３２を有したレジスト膜３１の形成後、
プログラム用のイオン注入を行う。このイオン注入は第
１のゲート電極層２３を貫通し、その下部のチャンネル
に不純物が打ち込まれるように行われる。これで第１の
ゲート電極層２３をゲートとするＭＯＳトランジスタの
プログラムが７ ８ 行われ、不純物が打ち込まれたＭＯＳトランジスタはデ
イプリージョン型とされる。

以下、レジスト膜３１等を除去し、通常の工程に従った
所要の配線等の形成を経て、マスクＲＯＭを完成する。

このような工程からなる本実施例のマスクＲＯＭの製造
方法は、プログラムのためのイオン注入の際に形成され
るレジスト膜２７．３１は、それぞれ第１のゲート電極
層２３やパターニング用マスク２９がマスクの一部とし
て機能するために、大きめのサイズに選択的に露光した
ものとすることができ、このためプロセスの簡略化が可
能であり、マスクＲＯＭの高集積化にも有利である。

また、パターニング用マスク２９は、第２のゲート電極
層３０の形成のためのマスクと兼用であるために、パタ
ーニング用マスク２９を用いたイオン注入と第２のゲー
ト電極層３０の形成は結果的にセルファラインで行われ
ることになり、高集積化に有利である。

また、本実施例のマスクＲＯＭの製造方法は、９ ソース・ドレイン領域２６がサイドウオール２４を用い
て、微細なゲート間の領域に整合的に形成される。この
ためマスクのＲＯＭの高集積化に有利であり、マスクの
合わせずれや拡散領域がずれる等の問題も解決される。

（発明の効果〕 本願の第１の発明の読み出し専用メモリ装置の製造方法
では、金属配線層がチャンネル領域を避けて形成され、
その金属配線層をマスクの一部としてプログラムのため
の不純物の導入が行われるために、ターン・アラウンド
・タイムの短縮化が可能であり、工程の簡略化が図られ
ると共に高集積化にも有利である。

また、本願の第２の発明の読み出し専用メモリ装置の製
造方法では、第１のゲート及びパターニング用マスクが
それぞれマスクの一部として用いられるために、微細な
パターンのレジスト膜を形成する必要がなく、工程の簡
素化が可能であり、高集積化に有利である。また、パタ
ーニング用マ０ スフを用いたイオン注入と第２のゲートの形成は、セル
ファラインで行われ、工程の簡略化や素子の微細化に有
利である。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリ装置の製造方法に
かかる読み出し専用メモリ装置の一例の部分平面図、第
２図は第１図の■−■線に沿った上記読み出し専用メモ
リ装置の一例の断面図、第３図は第１図の■−■線に沿
った上記読み出し専用メモリ装置の一例の断面図、第４
図は上記読み出し専用メモリ装置の一例のメモリセルの
回路図、第５図（ａ）及び第５図（ｂ）は本発明の読み
出し専用メモリ装置の製造方法の一例をその工程に従っ
て説明するためのそれぞれ工程断面図である。第６図（
ａ）〜第６図（ｄ）は本発明の読み出し専用メモリ装置
の製造方法の他の一例をその工程に従って説明するため
のそれぞれ工程断面図である。第７図は従来の所謂マル
チゲート構造のマスクＲＯＭの概略断面図、第８図はそ
の従来のマスクＲＯＭのメモリセルの回路図である。 １・・・半導体基板 ７・・・チャンネル領域 ８・・・層間絶縁膜 ９・・・アルミニウム系配線層 １０・・・窓部 １１・・・スペース １３・・・レジスト膜 ＢＳＩ　　ＢＳ２・・・選択線 Ｗ１〜Ｗ８・・・ワード線 ２１・・・半導体基板 ２３・・・第１のゲート電極層 ２４・・・サイドウオール ２７・・・レジスト膜 ２９・・・パターニング用マスク ３０・・・第２のゲート電極層 ３１・・・レジスト膜

Claims (2)

【特許請求の範囲】
1. （１）ＭＩＳトランジスタが直列に接続されて構成され
   たＮＡＮＤ型の読み出し専用メモリ装置の製造方法にお
   いて、基板上の上記ＭＩＳトランジスタのチャンネル領
   域を避けて金属配線層が形成され、その金属配線層をマ
   スクの一部として上記チャンネル領域に選択的に不純物
   を導入することでプログラムすることを特徴とする読み
   出し専用メモリ装置の製造方法。
2. （２）ＭＩＳトランジスタが直列に接続されて構成され
   たＮＡＮＤ型の読み出し専用メモリ装置の製造方法にお
   いて、基板上に複数の第１のゲートを並列に形成する工
   程と、それら第１のゲートをマスクの一部として第１の
   ゲート間の基板表面に選択的に不純物を導入する工程と
   、パターニング用マスクを用い上記第１のゲート間に絶
   縁膜を介して複数の第２のゲートを第１のゲートと並列
   に形成する工程と、上記パターニング用マスクをイオン
   注入のマスクの一部として上記第１のゲートの下部の基
   板表面に選択的に不純物を打ち込む工程とを有すること
   を特徴とする読み出し専用メモリ装置の製造方法。