JPH0373137B2 - - Google Patents
Info
- Publication number
- JPH0373137B2 JPH0373137B2 JP57179407A JP17940782A JPH0373137B2 JP H0373137 B2 JPH0373137 B2 JP H0373137B2 JP 57179407 A JP57179407 A JP 57179407A JP 17940782 A JP17940782 A JP 17940782A JP H0373137 B2 JPH0373137 B2 JP H0373137B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- substrate
- impurity
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に半
導体基板表面の平坦化に関するもので、半導体集
積回路の高密度、高集積化を図るLSI製造技術分
野に利用出来るものである。
導体基板表面の平坦化に関するもので、半導体集
積回路の高密度、高集積化を図るLSI製造技術分
野に利用出来るものである。
従来例の構成とその問題点
半導体集積回路の高密度、高集積化に伴ない微
細化を図る目的で、マスク寸法に対する転写精度
の向上及び金属配線層の断線を防ぐため基板表面
の平坦化を行なうことが要求されている。従来第
１図に示すように、まずａにおいてシリコン基板
１上にシリコン酸化膜２（約5000Å）、PSG膜
（Phosphosilicate Gbss）３（約3000Å）をレジ
ストマスク（図示していない）を用いて反応性ス
パツタエツチング法等の異方性ドライエツチング
方式で開口部を設ける。次に多結晶シリコン膜４
を開口部段差とほぼ同等の約8000Åの膜厚に堆積
する。
細化を図る目的で、マスク寸法に対する転写精度
の向上及び金属配線層の断線を防ぐため基板表面
の平坦化を行なうことが要求されている。従来第
１図に示すように、まずａにおいてシリコン基板
１上にシリコン酸化膜２（約5000Å）、PSG膜
（Phosphosilicate Gbss）３（約3000Å）をレジ
ストマスク（図示していない）を用いて反応性ス
パツタエツチング法等の異方性ドライエツチング
方式で開口部を設ける。次に多結晶シリコン膜４
を開口部段差とほぼ同等の約8000Åの膜厚に堆積
する。
次に1000℃程度の高温熱処理を施し、PSG膜
３上の多結晶シリコン膜４に燐を拡散する。次に
弗酸、硝酸、酢酸の混合液を用いて多結晶シリコ
ン膜４をエツチングすると、燐が拡散された多結
晶シリコンは拡散されていない多結晶シリコンよ
り数十倍速いエツチングレートを有し、ｂに示す
ように開口部に選択的に拡散されていない多結晶
シリコン４が残存し、絶縁膜２，３の逆パターン
が形成され、かつ表面段差がほとんどなくなる。
３上の多結晶シリコン膜４に燐を拡散する。次に
弗酸、硝酸、酢酸の混合液を用いて多結晶シリコ
ン膜４をエツチングすると、燐が拡散された多結
晶シリコンは拡散されていない多結晶シリコンよ
り数十倍速いエツチングレートを有し、ｂに示す
ように開口部に選択的に拡散されていない多結晶
シリコン４が残存し、絶縁膜２，３の逆パターン
が形成され、かつ表面段差がほとんどなくなる。
しかしこの方法では、PSG膜の開口部側面に
接する多結晶シリコン膜にも燐は拡散し、開口部
寸法が狭く、PSG膜が厚くなる程開口部内の多
結晶シリコン膜に燐が拡散され易くなり、エツチ
ングで除去される部分が多くなる。このことは段
差部が大きくかつ、微細なパターン形成が困難と
なり、高密度、高集積化のIC製造が容易でない
事を示している。
接する多結晶シリコン膜にも燐は拡散し、開口部
寸法が狭く、PSG膜が厚くなる程開口部内の多
結晶シリコン膜に燐が拡散され易くなり、エツチ
ングで除去される部分が多くなる。このことは段
差部が大きくかつ、微細なパターン形成が困難と
なり、高密度、高集積化のIC製造が容易でない
事を示している。
発明の目的
本発明は微細化に適した半導体装置の製造方法
であり、特に絶縁物の逆パターンを自己整合的に
導体物で形成し、かつ基板表面の平坦化を図るこ
とを目的とする。
であり、特に絶縁物の逆パターンを自己整合的に
導体物で形成し、かつ基板表面の平坦化を図るこ
とを目的とする。
発明の構成
本発明は上記従来例の種々の問題点を解決する
ための方法を提供するもので、その基本的構成は
多結晶シリコン膜の不純物導入部のエツチングレ
ートの速いことを利用して選択的にその部分をエ
ツチングしてパターン形成するものである。
ための方法を提供するもので、その基本的構成は
多結晶シリコン膜の不純物導入部のエツチングレ
ートの速いことを利用して選択的にその部分をエ
ツチングしてパターン形成するものである。
実施例の説明
以下本発明の一実施例を図面にそつて詳細に説
明する。第２図ａの工程においては、半導体基板
（以下シリコン基板と称する）１に絶縁膜２とし
て例えば単結晶半導体シリコン基板１を1100℃程
度の高温で酸化せしめて約5000Åの厚さに形成す
る。この上から不純物として例えば燐を含む絶縁
膜（以下PSG膜と称する）を気相成長法により
まず４〜８モル％の燐濃度で1000〜10000Åの膜
厚を、続いて８〜14モル％程度の燐濃度で300〜
1000Åの薄い膜厚で複数層の構造からなるPSG
膜１３を形成する。次に感光性樹脂（図示してい
ない）を用いてPSG膜１３およびシリコン酸化
膜２を弗酸と弗化アンモニウム液の混合液でエツ
チングして開口部を形成する。
明する。第２図ａの工程においては、半導体基板
（以下シリコン基板と称する）１に絶縁膜２とし
て例えば単結晶半導体シリコン基板１を1100℃程
度の高温で酸化せしめて約5000Åの厚さに形成す
る。この上から不純物として例えば燐を含む絶縁
膜（以下PSG膜と称する）を気相成長法により
まず４〜８モル％の燐濃度で1000〜10000Åの膜
厚を、続いて８〜14モル％程度の燐濃度で300〜
1000Åの薄い膜厚で複数層の構造からなるPSG
膜１３を形成する。次に感光性樹脂（図示してい
ない）を用いてPSG膜１３およびシリコン酸化
膜２を弗酸と弗化アンモニウム液の混合液でエツ
チングして開口部を形成する。
次に基板表面より全面に多結晶シリコン膜１４
を気相成長法等により開口部の段差とほぼ同等の
膜さに堆積せしめる。次にこの基板を1000℃〜
1100℃の温度で熱処理せしめると、PSG膜１３
上に多結晶シリコン膜１４に燐が拡散され、開口
部内の多結晶シリコン膜には拡散されない。ここ
で熱処理はPSG膜１３上の多結晶シリコン膜に
完全に燐が拡散されるまで行なう。
を気相成長法等により開口部の段差とほぼ同等の
膜さに堆積せしめる。次にこの基板を1000℃〜
1100℃の温度で熱処理せしめると、PSG膜１３
上に多結晶シリコン膜１４に燐が拡散され、開口
部内の多結晶シリコン膜には拡散されない。ここ
で熱処理はPSG膜１３上の多結晶シリコン膜に
完全に燐が拡散されるまで行なう。
ｂの工程において、多結晶シリコン膜のエツチ
ングであるが、この場合湿式エツチング方法とし
て、弗酸、硝酸、酢酸の混合液を用いると燐の拡
散された多結晶シリコン膜が拡散されていない多
結晶シリコン膜より数十倍速くエツチングされ
る。又ドライエツチング方法として、CF4ガスを
用いてプラズマ中でエツチングすると拡散された
多結晶シリコン膜が数倍速くエツチングされる。
ングであるが、この場合湿式エツチング方法とし
て、弗酸、硝酸、酢酸の混合液を用いると燐の拡
散された多結晶シリコン膜が拡散されていない多
結晶シリコン膜より数十倍速くエツチングされ
る。又ドライエツチング方法として、CF4ガスを
用いてプラズマ中でエツチングすると拡散された
多結晶シリコン膜が数倍速くエツチングされる。
以上の方法でPSG膜１３上の不純物拡散され
た多結晶シリコン膜がエツチングされた時点でエ
ツチングを停止すると自己整合的に開口部内に不
純物の拡散されていない多結晶シリコン膜を残す
ことができる。
た多結晶シリコン膜がエツチングされた時点でエ
ツチングを停止すると自己整合的に開口部内に不
純物の拡散されていない多結晶シリコン膜を残す
ことができる。
以上のように、PSG膜１３中の燐濃度に変化
を与え、表面の非常に薄い層を高濃度にすること
により、PSG膜１３の開口部側面に接する多結
晶シリコン膜へは熱処理後燐が拡散されにくく、
表面と接する多結晶シリコン膜へは短時間で拡散
させることができ、かつPSG膜の下層の濃度の
低いPSG膜を厚くし側面に接する多結晶シリコ
ン膜には拡散されにくく、多結晶シリコン膜のエ
ツチング後、露出したPSG膜を高温熱処理でリ
フローすると（４〜８モル％燐濃度で、膜厚が
5000〜10000Åと厚い程流動し易い）PSG膜に覆
われた他の物質膜上の凸部段差個所を平坦にする
ことができる（第３図）。すなわち、一般に段部
においては、感光性樹脂のパターン寸法均一性が
損なわれて転写精度が悪くなる。又金属等の薄い
蒸着膜の配線パターンも段部で断線を生じること
があるが、第２図ｂの如く本発明では開口部の段
部及びPSG膜のフローを行なうことにより基板
表面全体をほぼ平坦にすることができる為、その
ような断線をなくすことができる。
を与え、表面の非常に薄い層を高濃度にすること
により、PSG膜１３の開口部側面に接する多結
晶シリコン膜へは熱処理後燐が拡散されにくく、
表面と接する多結晶シリコン膜へは短時間で拡散
させることができ、かつPSG膜の下層の濃度の
低いPSG膜を厚くし側面に接する多結晶シリコ
ン膜には拡散されにくく、多結晶シリコン膜のエ
ツチング後、露出したPSG膜を高温熱処理でリ
フローすると（４〜８モル％燐濃度で、膜厚が
5000〜10000Åと厚い程流動し易い）PSG膜に覆
われた他の物質膜上の凸部段差個所を平坦にする
ことができる（第３図）。すなわち、一般に段部
においては、感光性樹脂のパターン寸法均一性が
損なわれて転写精度が悪くなる。又金属等の薄い
蒸着膜の配線パターンも段部で断線を生じること
があるが、第２図ｂの如く本発明では開口部の段
部及びPSG膜のフローを行なうことにより基板
表面全体をほぼ平坦にすることができる為、その
ような断線をなくすことができる。
なお上記実施例でPSG膜１３およびシリコン
酸化膜２を湿式エツチングで開口部を形成した
が、C2F6やCF4＋H2等のガスを用いてドライエ
ツチング方式でエツチングすると、よりサイドエ
ツチングが少なく、かつ開口部断面が急峻とな
り、多結晶シリコン膜が埋込まれ易くなる。この
ドライエツチング方式を用いるとより微細化が可
能となる。
酸化膜２を湿式エツチングで開口部を形成した
が、C2F6やCF4＋H2等のガスを用いてドライエ
ツチング方式でエツチングすると、よりサイドエ
ツチングが少なく、かつ開口部断面が急峻とな
り、多結晶シリコン膜が埋込まれ易くなる。この
ドライエツチング方式を用いるとより微細化が可
能となる。
又不純物を含む絶縁膜としてPSG膜を用いた
がヒ素を用いても良く、不純物としてｎ型が好ま
しい。又絶縁膜の凹部上に形成する半導体膜とし
て、多結晶シリコン膜の他にシリコンのエピタキ
シヤル法によるものや、プラズマあるいはスパツ
タ蒸着法によるものでも良い。又開口部内の多結
晶シリコン膜に不純物を導入して基板と多部配線
等の導通を目的とする電極部に用いても良い。そ
の他、開口部内の基板露出部が絶縁物であつても
良い。
がヒ素を用いても良く、不純物としてｎ型が好ま
しい。又絶縁膜の凹部上に形成する半導体膜とし
て、多結晶シリコン膜の他にシリコンのエピタキ
シヤル法によるものや、プラズマあるいはスパツ
タ蒸着法によるものでも良い。又開口部内の多結
晶シリコン膜に不純物を導入して基板と多部配線
等の導通を目的とする電極部に用いても良い。そ
の他、開口部内の基板露出部が絶縁物であつても
良い。
以上のように本発明は基板表面を平坦にするこ
とができ、配線層等の断線が解消され、配線膜厚
を薄くしたり、配線幅を狭くすることができる。
このことは半導体装置の高密度、高集積化に好適
である。また絶縁膜中に導体（ここでは多結晶シ
リコン膜）が平坦に埋込まれている為、さらにレ
ーザアニール技術等を用いて単結晶層を形成して
能動領域を形成することが可能である（一般的に
絶縁分離構造となる）。
とができ、配線層等の断線が解消され、配線膜厚
を薄くしたり、配線幅を狭くすることができる。
このことは半導体装置の高密度、高集積化に好適
である。また絶縁膜中に導体（ここでは多結晶シ
リコン膜）が平坦に埋込まれている為、さらにレ
ーザアニール技術等を用いて単結晶層を形成して
能動領域を形成することが可能である（一般的に
絶縁分離構造となる）。
又本発明の方法により導体を埋込んで表面を平
坦化した基板にさらに同一方法を繰り返して複数
層の平坦化を行なうことが可能である（第４図）。
このことは導体の膜厚が厚くなり、不純物導入後
抵抗を低くすることができ、デバイスの動作スピ
ードを高められる。
坦化した基板にさらに同一方法を繰り返して複数
層の平坦化を行なうことが可能である（第４図）。
このことは導体の膜厚が厚くなり、不純物導入後
抵抗を低くすることができ、デバイスの動作スピ
ードを高められる。
発明の効果
以上のように、本発明を用いることにより平坦
な基板表面が可能となり、微細パターンの寸法均
一性が向上したり、金属配線等の薄膜の段切れを
防止することができる。又、絶縁膜パターンの逆
パターンを寸法変換差なしで導体を埋込む為サイ
ドエツチング量等を見込む必要がなく設計余裕大
となる。このように本発明は、プロセス的にも設
計的にも利用価値の大きい方法であり、工業上有
益である。
な基板表面が可能となり、微細パターンの寸法均
一性が向上したり、金属配線等の薄膜の段切れを
防止することができる。又、絶縁膜パターンの逆
パターンを寸法変換差なしで導体を埋込む為サイ
ドエツチング量等を見込む必要がなく設計余裕大
となる。このように本発明は、プロセス的にも設
計的にも利用価値の大きい方法であり、工業上有
益である。
第１図ａ，ｂは従来の半導体装置の製造工程断
面図、第２図ａ，ｂは本発明の一実施例の半導体
装置の製造工程断面図、第３図、第４図は本発明
の他の実施例の半導体装置の断面図である。 １……シリコン基板、２……シリコン酸化膜、
１３……PSG膜、１４……ポリシリコン膜。
面図、第２図ａ，ｂは本発明の一実施例の半導体
装置の製造工程断面図、第３図、第４図は本発明
の他の実施例の半導体装置の断面図である。 １……シリコン基板、２……シリコン酸化膜、
１３……PSG膜、１４……ポリシリコン膜。
Claims (1)
- １ 半導体基板上に複数の不純物濃度層から成
り、最上層が最も不純物濃度の高い絶縁膜を形成
せしめ、所望のパターンに形成する工程と、上記
基板上に半導体薄膜を形成し熱処理後、上記不純
物を含む絶縁膜より半導体薄膜に不純物を拡散す
る工程と、上記不純物を拡散した半導体薄膜をエ
ツチングする工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179407A JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179407A JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968950A JPS5968950A (ja) | 1984-04-19 |
| JPH0373137B2 true JPH0373137B2 (ja) | 1991-11-20 |
Family
ID=16065323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179407A Granted JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968950A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666427B2 (ja) * | 1988-11-15 | 1997-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4790237B2 (ja) * | 2004-07-22 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1982
- 1982-10-12 JP JP57179407A patent/JPS5968950A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968950A (ja) | 1984-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470791A (en) | Method of manufacturing semiconductor device | |
| JPS5857902B2 (ja) | 狭いマスク開孔の形成方法 | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| KR0131743B1 (ko) | 디램셀의 저장전극 형성방법 | |
| JPH0373137B2 (ja) | ||
| JPH04274321A (ja) | 半導体装置の製造方法 | |
| JPS5912020B2 (ja) | 半導体装置の製造方法 | |
| KR100256237B1 (ko) | 콘택홀 형성방법 | |
| JPS5968949A (ja) | 半導体装置の製造方法 | |
| JPH01222448A (ja) | 半導体装置の製造方法 | |
| JPS603157A (ja) | 半導体装置の製造方法 | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| KR0162138B1 (ko) | 반도체 장치의 소자 분리방법 | |
| JPS6115579B2 (ja) | ||
| KR100223327B1 (ko) | 반도체 소자의 제조방법 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPS6161546B2 (ja) | ||
| JPS586135A (ja) | 半導体装置の製造方法 | |
| JPS6345865A (ja) | 浮遊ゲ−ト型ｍｏｓ半導体装置 | |
| JPS61147550A (ja) | 半導体装置の製造方法 | |
| JPS61147575A (ja) | 半導体装置の製造方法 | |
| JPH0570931B2 (ja) | ||
| JPH0284741A (ja) | 半導体装置の製造方法 | |
| JPH0334322A (ja) | 半導体装置の製造方法 | |
| JPH088358B2 (ja) | 半導体装置の製造方法 |