JPH0373900B2 - - Google Patents
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- Publication number
- JPH0373900B2 JPH0373900B2 JP57155929A JP15592982A JPH0373900B2 JP H0373900 B2 JPH0373900 B2 JP H0373900B2 JP 57155929 A JP57155929 A JP 57155929A JP 15592982 A JP15592982 A JP 15592982A JP H0373900 B2 JPH0373900 B2 JP H0373900B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- display
- information storage
- display data
- video information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はラスタスキヤンタイプCRTデイスプ
レイ装置の改良に関する。
レイ装置の改良に関する。
ラスタスキヤンタイプCRTデイスプレイ装置
の一般的構成を第１図に示す。図中１は、この装
置の各部を制御するCPU、２はプログラム等を
保持するメインメモリ、３は、CRT画面に表示
するデータを保持するビデオRAM、４は、ビデ
オRAM３から供給されるデータを表示パターン
に変換するキヤラクタジエネレータ、５は、ビデ
オRAM３に対し、アドレスライン６を介してメ
モリアドレスを出力し、キヤラクタジエネレータ
４に対しアドレスライン７を介してラスタアドレ
スを出力するCRTコントローラ、８はキヤラク
タジエネレータ４からデータライン９を介して出
力された表示パターンデータを直列のビデオ信号
に変換するコンバータである。１０は、コンバー
タ８から信号ライン１１を介して出力されるビデ
オ信号によりCRT画面に文字、記号を表示する
表示部である。１２はCRTコントローラ５から
信号ライン１３を介して出力される、コントロー
ラ５がビデオRAM３の内容を表示中か否かを示
す信号を保持するレジスタである。尚、上記
CPU１、メインメモリ２、ビデオRAM３、
CRTコントローラ５およびレジスタ１２は、シ
ステムバス１４に接続されている。
の一般的構成を第１図に示す。図中１は、この装
置の各部を制御するCPU、２はプログラム等を
保持するメインメモリ、３は、CRT画面に表示
するデータを保持するビデオRAM、４は、ビデ
オRAM３から供給されるデータを表示パターン
に変換するキヤラクタジエネレータ、５は、ビデ
オRAM３に対し、アドレスライン６を介してメ
モリアドレスを出力し、キヤラクタジエネレータ
４に対しアドレスライン７を介してラスタアドレ
スを出力するCRTコントローラ、８はキヤラク
タジエネレータ４からデータライン９を介して出
力された表示パターンデータを直列のビデオ信号
に変換するコンバータである。１０は、コンバー
タ８から信号ライン１１を介して出力されるビデ
オ信号によりCRT画面に文字、記号を表示する
表示部である。１２はCRTコントローラ５から
信号ライン１３を介して出力される、コントロー
ラ５がビデオRAM３の内容を表示中か否かを示
す信号を保持するレジスタである。尚、上記
CPU１、メインメモリ２、ビデオRAM３、
CRTコントローラ５およびレジスタ１２は、シ
ステムバス１４に接続されている。
以上のように構成されたデイスプレイ装置にお
いて、CRTコントローラ５は、CPU１のクロツ
クサイクルと非同期のラスタスキヤンタイミング
でビデオRAM３の内容を読み出して表示動作を
行なつていた。そして、CUP１が、例えば、表
示データをメモリ２から読み出して、ビデオ
RAM３に転送する場合には、CPU１は、レジス
タ１２の内容を読み取ることにより、CRTコン
トローラ５がビデオRAM３に対しアクセスを行
なつていないことを確認してデータ転送を行なつ
ていた。
いて、CRTコントローラ５は、CPU１のクロツ
クサイクルと非同期のラスタスキヤンタイミング
でビデオRAM３の内容を読み出して表示動作を
行なつていた。そして、CUP１が、例えば、表
示データをメモリ２から読み出して、ビデオ
RAM３に転送する場合には、CPU１は、レジス
タ１２の内容を読み取ることにより、CRTコン
トローラ５がビデオRAM３に対しアクセスを行
なつていないことを確認してデータ転送を行なつ
ていた。
このように、ビデオRAM３に対する、CRTコ
ントローラ５のアクセスと、CPU１のアクセス
とが競合する場合には、一般に、CPU１の動作
の方が待たされていた。従つて、この待ち時間、
CPU１は他の動作を行なうことができなかつた。
ントローラ５のアクセスと、CPU１のアクセス
とが競合する場合には、一般に、CPU１の動作
の方が待たされていた。従つて、この待ち時間、
CPU１は他の動作を行なうことができなかつた。
本発明は上記欠点を鑑みなされたもので、その
目的は、CPUのビデオRAMアクセスをタイミン
グ良く行ない、CPUからビデオRAM以外のデバ
イスへのサービスを効率良く行なうことである。
目的は、CPUのビデオRAMアクセスをタイミン
グ良く行ない、CPUからビデオRAM以外のデバ
イスへのサービスを効率良く行なうことである。
本発明は、CPUと、このCPUの制御のもとに
キヤラクタコード、或いは、ドツトパターンデー
タが書き込まれ、CRTへの表示データ出力のた
めにこれらデータを保持するビデオRAMと、表
示タイミングに同期して前記ビデオRAMをアク
セスするためのラスタアドレスを含むアドレス情
報を出力し、前記ビデオRAMからCRTへのキヤ
ラクタコード或いは、ドツトパターンデータの出
力を制御するCRTコントローラとを具備したラ
スタスキヤンタイプのCRT表示装置に設定され
た時間待機した後、前記CPUに割込みをかける
割込み手段を具備せしめ、前記CPUは、前記
CRTコントローラより出力されるラスタアドレ
スを監視することにより無表示ラスタ、又は、無
表示タイミングまでの時間を算出し、この時間に
相当する値を前記割込み手段に設定した後、設定
時間後に前記割込み手段より割込みがかかつた時
点で前記ビデオRAMに対しアクセスを実行して
前記目的を達成した。
キヤラクタコード、或いは、ドツトパターンデー
タが書き込まれ、CRTへの表示データ出力のた
めにこれらデータを保持するビデオRAMと、表
示タイミングに同期して前記ビデオRAMをアク
セスするためのラスタアドレスを含むアドレス情
報を出力し、前記ビデオRAMからCRTへのキヤ
ラクタコード或いは、ドツトパターンデータの出
力を制御するCRTコントローラとを具備したラ
スタスキヤンタイプのCRT表示装置に設定され
た時間待機した後、前記CPUに割込みをかける
割込み手段を具備せしめ、前記CPUは、前記
CRTコントローラより出力されるラスタアドレ
スを監視することにより無表示ラスタ、又は、無
表示タイミングまでの時間を算出し、この時間に
相当する値を前記割込み手段に設定した後、設定
時間後に前記割込み手段より割込みがかかつた時
点で前記ビデオRAMに対しアクセスを実行して
前記目的を達成した。
以下図面を参照して本発明の一実施例を説明す
る。
る。
第２図は本発明の一実施例を示すブロツク図で
ある。図示の如く、本実施例においてもラスタス
キヤンタイプCRTキヤラクタデイスプレイ装置
を例に採る。第２図において、第１図に示した従
来例の装置の各部と同一のものは、同一番号を符
し、夫々の説明は省略する。ただし、レジスタ１
２は、本実施例では、CRTコントローラ５から
アドレスライン７を介して出力されるラスタアド
レスの状態を保持するステイタスレジスタとす
る。このレジスタ１２とCPU１とで計算手段を
構成する。更に本実施例では割り込み手段である
プログラマブルインターバルタイマ１６を設け
る。このプログラマブルインターバルタイマ１６
は、システムバス１４に接続され、CPU１から
与えられるカウント値をカウントダウンして、カ
ウンタ値がゼロになれば、信号線１５を介して
CPU１に割り込み信号を出力するものである。
ある。図示の如く、本実施例においてもラスタス
キヤンタイプCRTキヤラクタデイスプレイ装置
を例に採る。第２図において、第１図に示した従
来例の装置の各部と同一のものは、同一番号を符
し、夫々の説明は省略する。ただし、レジスタ１
２は、本実施例では、CRTコントローラ５から
アドレスライン７を介して出力されるラスタアド
レスの状態を保持するステイタスレジスタとす
る。このレジスタ１２とCPU１とで計算手段を
構成する。更に本実施例では割り込み手段である
プログラマブルインターバルタイマ１６を設け
る。このプログラマブルインターバルタイマ１６
は、システムバス１４に接続され、CPU１から
与えられるカウント値をカウントダウンして、カ
ウンタ値がゼロになれば、信号線１５を介して
CPU１に割り込み信号を出力するものである。
以上のように構成された本実施例の動作を説明
する。
する。
CPU１がビデオRAMに対し、表示データを転
送する場合、CPU１は、まず、レジスタ１２の
内容を読み取る。このとき、CRTコントローラ
５が表示動作を行なつていれば、CPU１は、現
在、表示されているデータは、CRT画面におい
て上から何番目のラスタであるかを知る。この読
取結果に基づいてCPU１は、現在表示されてい
る１行分のデータ中残りラスタ本数を計算する。
そして、CPU１は、この計算結果に基づいて、
無表情ラスタ又は無表情タイミングまでの時間を
算出し、次に、プログラマブルインターバルタイ
マ１６に入力しているクロツクタイミングをベー
スとするカウンタ値を算出する。そして、CPU
１はこのカウント値をプログラマブルインターバ
ルタイマ１６にセツトする。
送する場合、CPU１は、まず、レジスタ１２の
内容を読み取る。このとき、CRTコントローラ
５が表示動作を行なつていれば、CPU１は、現
在、表示されているデータは、CRT画面におい
て上から何番目のラスタであるかを知る。この読
取結果に基づいてCPU１は、現在表示されてい
る１行分のデータ中残りラスタ本数を計算する。
そして、CPU１は、この計算結果に基づいて、
無表情ラスタ又は無表情タイミングまでの時間を
算出し、次に、プログラマブルインターバルタイ
マ１６に入力しているクロツクタイミングをベー
スとするカウンタ値を算出する。そして、CPU
１はこのカウント値をプログラマブルインターバ
ルタイマ１６にセツトする。
プログラマブルインターバルタイマ１６は、上
記のカウント値がセツトされると直ちにカウンタ
ダウンを行ない、カウント値がゼロとなつた時点
でCPU１に対し信号線１５を介して割り込み信
号を出力する。この割り込み信号を入力された
CPU１は、メインメモリ２から必要な表示デー
タを読み出し、システムバス１４を介してビデオ
RAM３に転送する。
記のカウント値がセツトされると直ちにカウンタ
ダウンを行ない、カウント値がゼロとなつた時点
でCPU１に対し信号線１５を介して割り込み信
号を出力する。この割り込み信号を入力された
CPU１は、メインメモリ２から必要な表示デー
タを読み出し、システムバス１４を介してビデオ
RAM３に転送する。
このように、本実施例によれば、CPU１は、
ビデオRAM３に対しアクセスを行なう場合、レ
ジスタ１２の内容を読み取り、カウンタ値を算出
して、これをプログラマブルインターバルカウン
タ１６にセツトするのみで、割り込み信号が入力
されるまで、他のデバイスへのサービスを充分に
行なうことができる。
ビデオRAM３に対しアクセスを行なう場合、レ
ジスタ１２の内容を読み取り、カウンタ値を算出
して、これをプログラマブルインターバルカウン
タ１６にセツトするのみで、割り込み信号が入力
されるまで、他のデバイスへのサービスを充分に
行なうことができる。
尚、上記実施例では、実際のタイマを設けた
が、ソフトウエアタイマでも同様の作用効果が得
られる。
が、ソフトウエアタイマでも同様の作用効果が得
られる。
また、ビデオRAMがドツトパターンデータを
記憶する方式をとつている場合、CRTコントロ
ーラ５から出力されるラスタアドレスは、ビデオ
RAM３をアクセスするためのアドレス情報の１
部として、ビデオRAM３に供給される。この場
合も、前述の実施例と同様な方法で本発明を実現
することができる。
記憶する方式をとつている場合、CRTコントロ
ーラ５から出力されるラスタアドレスは、ビデオ
RAM３をアクセスするためのアドレス情報の１
部として、ビデオRAM３に供給される。この場
合も、前述の実施例と同様な方法で本発明を実現
することができる。
〔発明の効果〕
以上説明したように、本発明によれば、CPU
はビデオRAMに対するアクセスを行なう際、
CPUは割込みがかかるまで別のタスクを実行す
ることができるので待ち時間を有効に使うことが
できる。
はビデオRAMに対するアクセスを行なう際、
CPUは割込みがかかるまで別のタスクを実行す
ることができるので待ち時間を有効に使うことが
できる。
第１図は従来のラスタスキヤン型CRTデイス
プレイ装置のブロツク図、第２図は本発明装置の
ブロツク図である。 １……CPU、１２……レジスタ（ステイタス
レジスタ）、１６……プログラマブルインターバ
ルタイマ。
プレイ装置のブロツク図、第２図は本発明装置の
ブロツク図である。 １……CPU、１２……レジスタ（ステイタス
レジスタ）、１６……プログラマブルインターバ
ルタイマ。
Claims (1)
- １ 表示データを表示するラスタスキヤンタイプ
のCRT表示装置と、前記表示データが書込まれ
るビデオ情報記憶部と、表示タイミングに同期し
て前記ビデオ情報記憶部にラスタアドレスを含む
アドレス情報を出力し、前記ビデオ情報記憶部の
当該アドレス情報の内容を読出す制御手段と、前
記ビデオ情報記憶部に表示データを書込むと共
に、前記制御手段から出力された前記ラスタアド
レスに基づき、CRT表示装置画面上のどの位置
を表示しているかを検出し、その検出結果によ
り、無表示期間までの時間を算出する書込み手段
と、前記時間が設定され、前記時間経過後に割込
み信号を発生する手段とを具備し、前記書込み手
段は前記割込み信号を受信した時前記ビデオ情報
記憶部に表示データの転送を実行することを特徴
とする表示データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155929A JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155929A JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945544A JPS5945544A (ja) | 1984-03-14 |
| JPH0373900B2 true JPH0373900B2 (ja) | 1991-11-25 |
Family
ID=15616594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155929A Granted JPS5945544A (ja) | 1982-09-09 | 1982-09-09 | 表示デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945544A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633032B2 (ja) * | 1989-09-11 | 1997-07-23 | キヤノン株式会社 | 情報処理システム及び装置 |
| JP2581580Y2 (ja) * | 1989-10-19 | 1998-09-21 | 株式会社 新興製作所 | 誘導負荷の過電流時間監視回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326539A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Data exchenge system |
| US4240140A (en) * | 1978-12-26 | 1980-12-16 | Honeywell Information Systems Inc. | CRT display terminal priority interrupt apparatus for generating vectored addresses |
| JPS56121140A (en) * | 1980-02-28 | 1981-09-22 | Toshiba Corp | Cursor blinking system |
-
1982
- 1982-09-09 JP JP57155929A patent/JPS5945544A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945544A (ja) | 1984-03-14 |
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