JPS63285592A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル・データ処理の技術分野で利用さ
れるパーソナル・コンピュータなどのデータ処理装置に
関するものである。

従来の技術 パーソナル・コンピュータなどのデータ処理装置では、
処理の結果を直ちに確認できるように、ＣＰＵによるデ
ータの処理と並行して処理済みデータをＣＲＴなどの表
示画面上にリアルタイムで表示する構成となっている。

すなわち、ＣＰＵなどの描画手段による処理済みデータ
のビデオＲＡＭへの書込みと、表示制御部によるビデオ
ＲＡＭからの順次かつ周期的な処理済みデータの続出し
−が並行して進められる。

従って、ＣＰＵによるランダムな書込みと表示のための
順次読出しとの間でビデオＲＡＭに対するアクセスの競
合が生じることになるが、このアクセスの競合をいかに
合理的に解決するかがこの種データ処理装置における技
術課題の一つとなっている。

従来、上述のようなアクセスの競合を解決するための典
型的な手法として、１フイ一ルド分の表示期間を表示の
ための順次読出しに連続的に割当て、各フィールド間の
垂直ブランキング期間を描画手段による処理済みデータ
のランダムな書込みに割り当てるものが汎用されている
。

発明が解決しようとする問題点 上記従来データ処理装置では、描画手段によるビデオＲ
ＡＭへのデータの書込みに割当てられる期間が表示用の
順次読出しに割当られる期間に対して２０％程度の短い
値であるため、表示画面の変更に長時間を要し、作業能
率が低下するという問題がある。特に、多量のデータの
書込みが必要になる画面内のスクロールなどを行う場合
、処理の終了までに時間がかかるという問題がある。

この時間を短縮するために、垂直ブランキング期間内に
限らずフィールド内でも表示用読出しの合間を縫って描
画手段による書込みを行う手法も考えられるが、この手
法では書替え途中のデータが表示されることにより画面
が乱れ、見苦しくなるという問題がある。

問題点を解決するための手段 本発明のデータ処理装置は、ビデオＲＡＭと、このビデ
オＲＡＭ内に表示データを書込む描画手段と、このビデ
オＲＡＭの内容を順次周期的に続出して表示装置に供給
する表示制御部という既存の要素に加え、描画位置を設
定しておく描画位置レジスタと、上記表示制御部による
表示用読出しの終了位置から前記描画位置までの距離を
検出する距離検出手段とを備えている。

上記描画手段は、ビデオＲＡＭへの表示データの書込み
に際しこの書込み位置を描画位置として上記描画位置レ
ジスタに設定する。

距離ネ食出手段は、上述の距離が所定値以下に短縮され
たことを描画手段に通知し、描画手段はこの通知を受け
たことを契機としてビデオＲＡＭへの表示データの書込
みによる描画を開始する。

作用 本発明のデータ処理装置によれば、各フィールドにおい
て描画位置のデータの表示が終了すると垂直ブランキン
グ期間の開始を待つことなく描画手段によるビデオＲＡ
Ｍへの書込みによる描画が開始される。この結果、描画
による表示画面の変更が迅速に行われる。

また、描画位置のデータの表示の終了を待ってビデオＲ
，ＡＭへのデータの書込みによる描画が開始されるので
、描画途中のデータは表示されず、画面の乱れが生ずる
こともなくなる。

以下、本発明の更に詳細を実施例と共に詳細に説明する
。

実施０例 第１図は、本発明の一実施例のデータ処理装置の構成を
示すブロック図である。

図中、１はＣＰＵ、２はビデオＲＡＭ　（ＶＲＡＭ）、
３は表示制御部、４はメモリ、５はＤ／Ａ変換器、６は
ＣＲＴ、７はアドレス・セレクタ、８はデータ・セレク
タ、９はアドレス・バス、１０はデータ・バスである。

更に、１１は描履位置レジスタ、１２は照合回路、１３
は割込み制御回路である。

ＣＰＵＩは、キーボードなどのデータ入力装置からイン
タフェース回路（いずれも図示せず）を介して入力され
るデータを、メモリ４に格納されている描画処理ルーチ
ンに従って処理する。ＣＰＵ１は、この処理済みデータ
のビデオＲＡＭ２への書込み位置をアドレス・バス９と
アドレス・セレクタ７によって指定しつつ、データ・バ
ス１０とデータ・セレクタ８を介して書込む。

このＣＰＵＩによるビデオＲＡＭ２への処理済みデータ
の書込みと並行して、表示制御部３による表示読出しが
行われる。すなわち、表示制御部３は、内蔵のクロック
発生回路で発生された走査用クロック信号に同期して内
蔵のアドレス・カウンタを歩進させつつ、これをアドレ
ス・セレクタ７を介してビデオＲＡＭに供給する。この
歩進アドレスに従って順次かつ周期的にビデオＲＡＭ２
から読出されたデータは、データ・セレクタ８を介して
Ｄ／Ａ変換器５に供給され、直列のドツト・パターン列
となってＣＲＴ６に供給され、表示される。

ＣＰＵＩは、上記処理済みデータのＶＲＡＭ２への書込
みによる描画に際し、まず、第２図のフローチャートに
示すような描画処理の前半のルーチンを実行する。

すなわち、ＣＰＵＩは、最初のステップ２１において入
力データを処理することにより描画パターンを作成し、
これをメモリ４に書込む。引き続き、ＣＰＵＩは、次の
ステップ２２において、描画パターンのＶＲＡＭ２への
書込み位置を描画位置として描画位置レジスタ１１に設
定したのち、この前半のルーチンを終了する。

照合回路１２は、ＶＲＡＭ２内のデータの表示に際し表
示制御部３からＶＲＡＭ２に供給されるアドレスと、描
画位置レジスタ内に設定されている描画位置のアドレス
とを照合し、照合が一致すると、その旨を割込み制御回
路１３に通知する。

この照合一致の通知を受けた割込み制御回路１３は、Ｃ
ＰＵＩに対する割込み信号を発生する。

ＣＰＵＩは、上記割込み信号を受けると、垂直ブランキ
ング期間の開始を待つことなく直ちに、第３図のフロー
チャートに例示する描画処理ルーチンの後半の処理の実
行を開始する。

すなわち、ＣＰＵＩは、最初のステップ３１において、
作成済みの描画パターンの先頭バイトをメモリ４から読
出し、これをＶＲＡＭ２の描画位置の先頭アドレスに書
込んだのち、ステップ３２に進み、書込み済みデータが
描画パターンの最終バイトであるか否かを判定する。Ｃ
ＰＵＩは、上記書込み済みデータが描画パターンの最終
バイトでない場合には、ステップ３１に戻って描画パタ
ーンの次の１バイトをメモリ４から読出してＶＲＡＭ２
に書込んだのち、ステップ３２の判定を行うというバイ
ト単位のデータ転送処理を最終バイトまで繰り返す。Ｃ
ＰＵＩは、ステップ３２で描画パターンの最終バイトの
書込みが終了したことを判定すると、ステップ３３に進
み、描画位置レジスタ１１の内容をクリアして描画処理
ルーチンを終了する。

上記、ＣＰＵＩによるＶＲＡＭ２への描画パターンの書
込みは、表示制御部３による表示の合間を縫って実行さ
れる。すなわち、１ラインあるいは数ライン分の表示デ
ータが表示速度の数倍程度の速度でライン・バッファに
読出され、この高速読出しによって生じたアクセス空き
時間を利用して、描画パターンの書込みが行われる。上
記アクセス空き時間としては水平ブランキング期間も有
効に利用される。

一般には、描画パターンとその描画位置とは複数存在し
得、それぞれに対応してメモリ４に複数の描画パターン
が作成されると共に、対応の描画位置が複数の描画位置
レジスタのそれぞれに設定される。

以上、表示位置と描画位置との照合一致を契機として、
ＣＰＵによる描画パターンの書込みを開始する構成を例
示した。しかしながら、書込み開始までに多少の処理遅
延時間が存在するため、表示位置から描画位置までの距
離を検出し、この距離が所定値以下に短縮されたことを
契機として書込みを先行的に開始する構成としてもよい
。これとは逆に、書込みデータ量が少なく書込みの所要
時間がそれほど長引かない場合などには、上記距離の極
性が反転したのち、すなわち表示位置が描画位置を通り
過ぎたのちに書込みを開始する構成としてもよい。

また、描画手段をＣＰＵで実現する構成を例示したが、
これをハードロジックで実現する構成としてもよい。

発明の効果 以上詳細に説明したように、本発明のデータ処理装置は
、ビデオＲＡＭへの表示データの書込み位置を描画位置
レジスタに設定しておき、表示制御部による順次読出し
の終了位置から描画位置までの距離が所定値以下に短縮
されたことを契機として垂直ブランキング期間の開始を
待つことなく描画手段によるビデオＲＡＭへの表示デー
タの書込みを開始する構成であるから、描画に割当てら
れる時間が延長されて表示画面の変更が迅速になり、作
業能率が大幅に向上する。

また、描画位置に存在する旧データの表示の終了を待っ
てビデオＲＡＭへのデータの書込みによる描画が開始さ
れるので、描画途中のデータの表示に伴う画面の乱れが
有効に回避される。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置の構成を示
すブロック図、第２図と第３図はＣＰＵ１により実行さ
れる描画処理ルーチンの一例を説明するためのフローチ
ャートである。 １・・・描画手段としてのＣＰＵ、２・・・ビデオＲＡ
Ｍ、３・・・表示制御部、４・・・メモリ、１１・・・
描画位置レジスタ、１２・・・照合回路、１３・・・割
込み制御回路。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 ビデオＲＡＭと、このビデオＲＡＭ内に表示データを書
   込む描画手段と、このビデオＲＡＭの内容を順次周期的
   に読出して表示装置に供給する表示制御部と、描画位置
   レジスタと、前記表示制御部による表示用読出しの終了
   位置から前記描画位置までの距離を検出する距離検出手
   段とを備え、前記描画手段は、前記ビデオＲＡＭへの表
   示データの書込みに際しこの書込み位置を描画位置とし
   て前記描画位置レジスタに設定し、 前記距離検出手段は、前記距離が所定値以下に短縮され
   たことことを前記描画手段に通知し、前記描画手段は、
   前記距離検出手段からの通知を受たことを契機として前
   記ビデオＲＡＭへの前記表示データの書込みによる描画
   を開始することを特徴とするデータ処理装置。