JPH0415687A - 表示装置制御回路 - Google Patents
表示装置制御回路Info
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- JPH0415687A JPH0415687A JP11766790A JP11766790A JPH0415687A JP H0415687 A JPH0415687 A JP H0415687A JP 11766790 A JP11766790 A JP 11766790A JP 11766790 A JP11766790 A JP 11766790A JP H0415687 A JPH0415687 A JP H0415687A
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- JP
- Japan
- Prior art keywords
- cpu
- write data
- data buffer
- full state
- display device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、各種のコンピュータの表示装置に情報の表示
を制御する表示装置制御回路のうち、特に、当該表示装
置に表示する情報の命令のコマンド等をライトデータバ
ッファに書込むＣＰＵの処理の遅延を防止する表示装置
制御回路に関する。
を制御する表示装置制御回路のうち、特に、当該表示装
置に表示する情報の命令のコマンド等をライトデータバ
ッファに書込むＣＰＵの処理の遅延を防止する表示装置
制御回路に関する。
（従来の技術）
上記各種のコンピュータのうち、例えば、産業用コンピ
ュータは、表示装置にモニタ機能として文字および図形
を表示して、例えば、生産の各工程を監視するために、
供用されている。上記表示装置に文字等の表示を制御す
る表示装置制御回路を第２図の制御を示すブロック図を
用いて説明する。
ュータは、表示装置にモニタ機能として文字および図形
を表示して、例えば、生産の各工程を監視するために、
供用されている。上記表示装置に文字等の表示を制御す
る表示装置制御回路を第２図の制御を示すブロック図を
用いて説明する。
上記文字および図形を表示装置２９に表示する場合、Ｃ
ＰＵ３１は、メモリ３３に記憶されているプログラムに
よりＬＳ Ｉ ３３上に配設されているライトデータバ
ッファ３７に当該文字等を表示する命令のコマンドおよ
び当該コマンドのデータのパラメータを書込む。上記コ
マンドおよびパラメータが書込まれるとライトデータバ
ッファ３７は、当該コマンド等の書込み完了を示す応答
信号３９をＣＰＵ３１に出力する。上記ライトデータバ
ッファ３７に書込まれたコマンドおよびパラメータは、
コマンド処理プロセッサ（以下、ブリプロセットという
。）４１により解釈されて描画表示プロセッサ４３に出
力される。描画表示プロセッサ４３は、解釈されたコマ
ンドおよびパラメータの示す、例えば直線を展開する場
合、当該直線を画像メモリ４５の所定アドレスに展開す
る。当該画像メモリ４５に描かれた直線は、表示制御回
路４７により読出されて表示装置２９から表示される。
ＰＵ３１は、メモリ３３に記憶されているプログラムに
よりＬＳ Ｉ ３３上に配設されているライトデータバ
ッファ３７に当該文字等を表示する命令のコマンドおよ
び当該コマンドのデータのパラメータを書込む。上記コ
マンドおよびパラメータが書込まれるとライトデータバ
ッファ３７は、当該コマンド等の書込み完了を示す応答
信号３９をＣＰＵ３１に出力する。上記ライトデータバ
ッファ３７に書込まれたコマンドおよびパラメータは、
コマンド処理プロセッサ（以下、ブリプロセットという
。）４１により解釈されて描画表示プロセッサ４３に出
力される。描画表示プロセッサ４３は、解釈されたコマ
ンドおよびパラメータの示す、例えば直線を展開する場
合、当該直線を画像メモリ４５の所定アドレスに展開す
る。当該画像メモリ４５に描かれた直線は、表示制御回
路４７により読出されて表示装置２９から表示される。
上記ＣＰＵ３１によりコマンドおよびパラメータがライ
トデータバッファ３７に書込まれる処理は、ブリプロセ
ッサ４１および描画表示プロセッサ４３により画像メモ
リ４５に当該コマンドおよびパラメータの示す、例えば
、直線を展開する処理より高速になるため、当該ライト
データバッファ３７にコマンド等の書込めないフル状態
になる。
トデータバッファ３７に書込まれる処理は、ブリプロセ
ッサ４１および描画表示プロセッサ４３により画像メモ
リ４５に当該コマンドおよびパラメータの示す、例えば
、直線を展開する処理より高速になるため、当該ライト
データバッファ３７にコマンド等の書込めないフル状態
になる。
ライトデータバッファ３７がフル状態になると当該ライ
トデータバッファ３７は、バッファに空き領域がない為
、ＣＰＵ３１に応答信号を出力できないことにより、当
該ＣＰＵ３１も待ち状態になり処理速度を向上するのが
容易ではなかった。
トデータバッファ３７は、バッファに空き領域がない為
、ＣＰＵ３１に応答信号を出力できないことにより、当
該ＣＰＵ３１も待ち状態になり処理速度を向上するのが
容易ではなかった。
（発明が解決しようとする課題）
従って、従来の表示装置制御回路は、特に、任意の領域
を指定色により塗りつぶす場合または複雑な図形を展開
する場合には、描画表示プロセッサ４３により画像メモ
リ４５に任意の領域の塗りつぶし、又は複雑な図形を展
開する処理に時間を要する。上記画像メモリ４５に任意
の領域の塗りつぶしの処理の間、ブリプロセッサ４１は
、描画表示プロセッサ４３に解釈したコマンドおよびパ
ラメータを出力できないため、ライトデータバッファ３
７のフル状態になる。上記ライトデータバッファ３７か
フル状態になるとライトデータバッファ３７は、ＣＰＵ
３１に応答信号３９を出力できないため、ＣＰＵ３１が
応答信号３つの待ち状態になる。待ち状態の間、ＣＰＵ
３１は、処理を実行できないため、システムの処理効率
の低下を招来するおそれがあった。
を指定色により塗りつぶす場合または複雑な図形を展開
する場合には、描画表示プロセッサ４３により画像メモ
リ４５に任意の領域の塗りつぶし、又は複雑な図形を展
開する処理に時間を要する。上記画像メモリ４５に任意
の領域の塗りつぶしの処理の間、ブリプロセッサ４１は
、描画表示プロセッサ４３に解釈したコマンドおよびパ
ラメータを出力できないため、ライトデータバッファ３
７のフル状態になる。上記ライトデータバッファ３７か
フル状態になるとライトデータバッファ３７は、ＣＰＵ
３１に応答信号３９を出力できないため、ＣＰＵ３１が
応答信号３つの待ち状態になる。待ち状態の間、ＣＰＵ
３１は、処理を実行できないため、システムの処理効率
の低下を招来するおそれがあった。
また、上記画像メモリ４５に図形を展開しているとき、
ライトデータバッファ３７がフル状態になるとブリプロ
セッサ４１は、当該図形のパラメータを描画表示プロセ
ッサ４３に出力できないので、異常が発生して処理が中
断し、パラメータ等の損失を招くことにより、データ損
失によるシステムの信頼性の低下の問題があった。
ライトデータバッファ３７がフル状態になるとブリプロ
セッサ４１は、当該図形のパラメータを描画表示プロセ
ッサ４３に出力できないので、異常が発生して処理が中
断し、パラメータ等の損失を招くことにより、データ損
失によるシステムの信頼性の低下の問題があった。
本発明は、上記に鑑みてなされたものであり、その目的
は、ライトデータバッファがフル状態の場合でもＣＰＵ
の処理の遅延を防止し、且つ、当該ライトデータバッフ
ァのフル状態から当該ＣＰＵにより当該ライトデータバ
ッファに書込まれるコマンドを確実に保持することによ
り、システムの処理能力および信頼性を向上する表示装
置制御回路を提供することである。
は、ライトデータバッファがフル状態の場合でもＣＰＵ
の処理の遅延を防止し、且つ、当該ライトデータバッフ
ァのフル状態から当該ＣＰＵにより当該ライトデータバ
ッファに書込まれるコマンドを確実に保持することによ
り、システムの処理能力および信頼性を向上する表示装
置制御回路を提供することである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するため、本発明は、各種の情報を表示
装置に表示する命令のコマンドをＣＰＵにより書込まれ
るライトデータバッファと、このライトデータバッファ
に前記ＣＰＵからのコマンドの書込む領域の無いフル状
態の時間をカウントするタイマと、 このタイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ライトデータバッファのフル状態からＣＰＵにより
書込まれるコマンドを記憶するバッファと、 前記タイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ＣＰＵにコマンドの書込み完了を示す擬似応答信号
および当該ＣＰＵに処理の実行を指示する割込み信号を
出力する信号出力手段と、 この信号出力手段により前記ＣＰＵに擬似応答信号およ
び割込み信号が入力されると当該ＣＰＵの処理を実行さ
せる制御手段と、 を備えたことを要旨とする。
装置に表示する命令のコマンドをＣＰＵにより書込まれ
るライトデータバッファと、このライトデータバッファ
に前記ＣＰＵからのコマンドの書込む領域の無いフル状
態の時間をカウントするタイマと、 このタイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ライトデータバッファのフル状態からＣＰＵにより
書込まれるコマンドを記憶するバッファと、 前記タイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ＣＰＵにコマンドの書込み完了を示す擬似応答信号
および当該ＣＰＵに処理の実行を指示する割込み信号を
出力する信号出力手段と、 この信号出力手段により前記ＣＰＵに擬似応答信号およ
び割込み信号が入力されると当該ＣＰＵの処理を実行さ
せる制御手段と、 を備えたことを要旨とする。
（作用）
上記構成を備えた表示装置制御回路においては、各種の
情報を表示装置に表示するコマンドをＣＰＵにより書込
まれるライトデータバッファが当該コマンドを書込む領
域の無いフル状態になると当該ライトデータバッファの
フル状態からの時間をカウントする。カウントにより前
記ライトデータバッファのフル状態の時間が前記ＣＰＵ
の許容時間を経過すると当該ライトデータバ・ソファの
フル状態からＣＰＵにより出力されたコマンドがバッフ
ァに記憶される。また、前記ライトデータバッファのフ
ル状態の時間が前記ＣＰＵの許容時間を経過すると当該
ＣＰＵにコマンドの書込み完了を示す擬似応答信号およ
び当該ＣＰＵに処理の実行を指示する割込み信号を出力
する。この割込み信号が前記ＣＰＵに入力されることに
より当該ＣＰＵが処理を実行する。これにより、ライト
データバッファのフル状態によるＣＰＵの処理の遅延を
防止できる。
情報を表示装置に表示するコマンドをＣＰＵにより書込
まれるライトデータバッファが当該コマンドを書込む領
域の無いフル状態になると当該ライトデータバッファの
フル状態からの時間をカウントする。カウントにより前
記ライトデータバッファのフル状態の時間が前記ＣＰＵ
の許容時間を経過すると当該ライトデータバ・ソファの
フル状態からＣＰＵにより出力されたコマンドがバッフ
ァに記憶される。また、前記ライトデータバッファのフ
ル状態の時間が前記ＣＰＵの許容時間を経過すると当該
ＣＰＵにコマンドの書込み完了を示す擬似応答信号およ
び当該ＣＰＵに処理の実行を指示する割込み信号を出力
する。この割込み信号が前記ＣＰＵに入力されることに
より当該ＣＰＵが処理を実行する。これにより、ライト
データバッファのフル状態によるＣＰＵの処理の遅延を
防止できる。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の表示装置制御回路に係る一実施例の制
御を示すブロック図である。
御を示すブロック図である。
上記表示装置制御回路は、各種のコンピュータ、例えば
産業用コンピュータの表示装置に文字および図形、例え
ば円、円弧、直線、矩形および塗りつぶし等の表示を制
御して、ライトデータバッファ５のフル状態のときＣＰ
ＵＩの処理の遅延を防止するものである。
産業用コンピュータの表示装置に文字および図形、例え
ば円、円弧、直線、矩形および塗りつぶし等の表示を制
御して、ライトデータバッファ５のフル状態のときＣＰ
ＵＩの処理の遅延を防止するものである。
上記表示装置制御回路の全体を制御するＣＰＵ１は、後
述する表示装置２７に表示する文字および図形を表示す
る命令のコマンドおよび当該コマンドのデータを示すパ
ラメータを後述するライトデータバッファ５に書込む。
述する表示装置２７に表示する文字および図形を表示す
る命令のコマンドおよび当該コマンドのデータを示すパ
ラメータを後述するライトデータバッファ５に書込む。
メモリ３は、上記ＣＰＵＩの動作を示すプログラム等を
記憶する。
記憶する。
ライトデータバッファ５は、上記ＣＰＵＩにより書込ま
れるコマンド及びパラメータを記憶するものであり、Ｃ
ＰＵＩからコマンド等が書込まれると書込み完了を示す
応答信号７を応答信号監視回路９に出力する。
れるコマンド及びパラメータを記憶するものであり、Ｃ
ＰＵＩからコマンド等が書込まれると書込み完了を示す
応答信号７を応答信号監視回路９に出力する。
応答信号監視回路９（タイマ、信号出力手段、制御手段
）は、上記ライトデータバッファ５から出力される応答
信号７をＣＰＵＩに出力する。ライトデータバッファ５
にコマンドおよびパラメータを書込む空き領域が無くな
るフル状態が検出されると応答信号監視回路９の内部に
備えているタイマ（図示せず）は、当該フル状態からの
時間をカウントする。上記タイマによりカウントされる
時間がＣＰＵＩの許容時間を経過すると応答信号監視回
路９は、コマンド及びパラメータの書込み完了を示す擬
似応答信号１１をＣＰＵＩに出力する。また、応答信号
監視回路９は、ＣＰＵＩに処理を実行させる割込み信号
１３をＣＰＵＩに出力する。
）は、上記ライトデータバッファ５から出力される応答
信号７をＣＰＵＩに出力する。ライトデータバッファ５
にコマンドおよびパラメータを書込む空き領域が無くな
るフル状態が検出されると応答信号監視回路９の内部に
備えているタイマ（図示せず）は、当該フル状態からの
時間をカウントする。上記タイマによりカウントされる
時間がＣＰＵＩの許容時間を経過すると応答信号監視回
路９は、コマンド及びパラメータの書込み完了を示す擬
似応答信号１１をＣＰＵＩに出力する。また、応答信号
監視回路９は、ＣＰＵＩに処理を実行させる割込み信号
１３をＣＰＵＩに出力する。
ここで、上記ＣＰＵＩの許容時間は、当該ＣＰＵ１の一
般的な待ち時間と監視時間との間、例えば５０ｍ５ｅｃ
であり、本発明の表示装置制御回路の適用されるシステ
ム等により変動する値である。
般的な待ち時間と監視時間との間、例えば５０ｍ５ｅｃ
であり、本発明の表示装置制御回路の適用されるシステ
ム等により変動する値である。
上記ＣＰＵＩは、擬似応答信号１１を受取ることにより
書込み完了と判断し、また、割込み信号１３を受取るこ
とにより待ち状態を解除して、後述する表示装置２７に
表示する文字および図形等の命令のコマンドおよびパラ
メータをライトデータバッファ５に書込む等の処理を起
動する。
書込み完了と判断し、また、割込み信号１３を受取るこ
とにより待ち状態を解除して、後述する表示装置２７に
表示する文字および図形等の命令のコマンドおよびパラ
メータをライトデータバッファ５に書込む等の処理を起
動する。
上記ＣＰＵＩ、メモリ３、ライトデータバッファ５およ
び応答信号監視回路９は、共通バス５によりコマンドお
よびパラメータ等の伝送が行なわれ、当該共通バス１５
には一時バッファ１７が接続されている。−時バッファ
１７は、ライトデータバッファ５のフル状態からＣＰＵ
Ｉによりライトデータバッファ５に書込まれないコマン
ド及びパラメータを記憶する。上記−時バッファ］７は
、ライトデータバッファ５がフル状態になると共通バス
１５土に蓄積されているコマンド及びパラメタを応答信
号監視回路９からの書込み信号により、当該共通バス１
５上のコマンドおよびパラメータを記憶する。
び応答信号監視回路９は、共通バス５によりコマンドお
よびパラメータ等の伝送が行なわれ、当該共通バス１５
には一時バッファ１７が接続されている。−時バッファ
１７は、ライトデータバッファ５のフル状態からＣＰＵ
Ｉによりライトデータバッファ５に書込まれないコマン
ド及びパラメータを記憶する。上記−時バッファ］７は
、ライトデータバッファ５がフル状態になると共通バス
１５土に蓄積されているコマンド及びパラメタを応答信
号監視回路９からの書込み信号により、当該共通バス１
５上のコマンドおよびパラメータを記憶する。
コマンド処理プロセッサ（以下、ブリプロセッサという
。）１９は、ライトデータバッファ５に書込まれている
コマンド及びパラメータを解釈して、描画表示プロセッ
サ２１に出力する。
。）１９は、ライトデータバッファ５に書込まれている
コマンド及びパラメータを解釈して、描画表示プロセッ
サ２１に出力する。
描画表示プロセッサ２１は、上記ブリブロセッ１９から
入力される解釈されたコマンドおよびパラメータの示す
、例えば直線を画像メモリ２３に展開する。
入力される解釈されたコマンドおよびパラメータの示す
、例えば直線を画像メモリ２３に展開する。
上記描画表示プロセッサ２１およびブリプロセッサ］９
は、専用のファームウェアにより図形等の高速描画が可
能になり、スルーブツト（処理効率）の良い表示機能を
有する。
は、専用のファームウェアにより図形等の高速描画が可
能になり、スルーブツト（処理効率）の良い表示機能を
有する。
上記画像メモリ２３は、描画表示プロセッサ２１により
コマンド等の示す文字および図形が所定アドレスに展開
されるものである。表示制御回路２５は、画像メモリ２
３に描かれる文字および図形等を読出して表示装置２７
に出力する。表示装置２７は、表示制御回路２５により
読出された文字および図形等を表示する。
コマンド等の示す文字および図形が所定アドレスに展開
されるものである。表示制御回路２５は、画像メモリ２
３に描かれる文字および図形等を読出して表示装置２７
に出力する。表示装置２７は、表示制御回路２５により
読出された文字および図形等を表示する。
次に本実施例の作用を説明する。
まず、装置に電源投入後、ＣＰＵＩは、表示装置２７に
表示する文字及び図形を示すコマンド及びパラメータを
ライトデータバッファ５に書込む。
表示する文字及び図形を示すコマンド及びパラメータを
ライトデータバッファ５に書込む。
上記ライトデータバッファ５にコマンド等を書込む空き
領域が有る場合、ライトデータバッファ５は、応答信号
７を出力し、応答信号監視回路９を介してＣＰＵＩに出
力される。上記ライトデータバッファ５に書込まれるコ
マンド及びパラメータをブリプロセッサ］９は、解釈１
７て描画表示プロセッサ２］に出力する。描画表示プロ
セッサ２１は、ブリプロセッサ１９により解釈されたコ
マンドおよびパラメータの示す、例えば、直線を画像メ
モリ２３に展開する。展開された直線を表示制御回路２
５は、読出して表示装置２７に出力し、当該表示装置２
７により文字及び図形が表示される。
領域が有る場合、ライトデータバッファ５は、応答信号
７を出力し、応答信号監視回路９を介してＣＰＵＩに出
力される。上記ライトデータバッファ５に書込まれるコ
マンド及びパラメータをブリプロセッサ］９は、解釈１
７て描画表示プロセッサ２］に出力する。描画表示プロ
セッサ２１は、ブリプロセッサ１９により解釈されたコ
マンドおよびパラメータの示す、例えば、直線を画像メ
モリ２３に展開する。展開された直線を表示制御回路２
５は、読出して表示装置２７に出力し、当該表示装置２
７により文字及び図形が表示される。
上記動作を繰り返すことにより、ＣＰＵＩからライトデ
ータバッファ５に書込まれるコマンド及びパラメータの
示す文字および図形等が表示装置２７により表示される
。
ータバッファ５に書込まれるコマンド及びパラメータの
示す文字および図形等が表示装置２７により表示される
。
次に、ＣＰＵＩからライトデータバッファ５に高速にコ
マンドおよびパラメータが書込まれ、当該ライトデータ
バッファ５がフル状態になると応答信号監視回路９のタ
イマ（図示せず）は、当該フル状態からの時間をカウン
トする。当該カウントされる時間がＣＰＵＩの許容時間
、例えば５０ｍ５ｅｃを経過すると応答信号監視回路９
は、時バッファ１７に書込み信号を出力することにより
、ライトデータバッファ５のフル状態から共通バス１５
上に蓄積されていたコマンドおよびパラメータが一時バ
ッファ１７の所定アドレスに記憶される。また、応答信
号監視回路９は、コマンド等の書込み完了を示す擬似応
答信号１１およびＣＰＵＩの処理を起動させる指令の割
込み信号１３を出力する。上記擬似応答信号１１および
割込み信号１３によりバッファ５のフル状態からの待ち
状態が解除されたＣＰＵＩは、ライトデータバッファ５
にコマンド等を書込む処理を実行する。
マンドおよびパラメータが書込まれ、当該ライトデータ
バッファ５がフル状態になると応答信号監視回路９のタ
イマ（図示せず）は、当該フル状態からの時間をカウン
トする。当該カウントされる時間がＣＰＵＩの許容時間
、例えば５０ｍ５ｅｃを経過すると応答信号監視回路９
は、時バッファ１７に書込み信号を出力することにより
、ライトデータバッファ５のフル状態から共通バス１５
上に蓄積されていたコマンドおよびパラメータが一時バ
ッファ１７の所定アドレスに記憶される。また、応答信
号監視回路９は、コマンド等の書込み完了を示す擬似応
答信号１１およびＣＰＵＩの処理を起動させる指令の割
込み信号１３を出力する。上記擬似応答信号１１および
割込み信号１３によりバッファ５のフル状態からの待ち
状態が解除されたＣＰＵＩは、ライトデータバッファ５
にコマンド等を書込む処理を実行する。
これにより、ＣＰＵＩは、ライトデータバッファ５がフ
ル状態の場合でも、長時間待ち状態になるのを防止して
、本発明の表示装置制御回路を適用しているシステムの
処理効率の低下を防止できる。
ル状態の場合でも、長時間待ち状態になるのを防止して
、本発明の表示装置制御回路を適用しているシステムの
処理効率の低下を防止できる。
また、ライトデータバッファ５のフル状態でも、ＣＰＵ
３から出力されるコマンド等が一時バッファ１７に記憶
されているため、描画表示プロセッサ２］、により画像
メモリ２３に展開されている文字等の処理が中断される
こともない。
３から出力されるコマンド等が一時バッファ１７に記憶
されているため、描画表示プロセッサ２］、により画像
メモリ２３に展開されている文字等の処理が中断される
こともない。
本実施例は、産業用コンピュータに限らず、各種のコン
ピュータに適用可能なのは勿論である。
ピュータに適用可能なのは勿論である。
［発明の効果］
以上説明したように、本発明によれば、ライトデータバ
ッファがフル状態の場合でもＣＰＵの処理の遅延を防止
し、且つ、当該ライトデータバッファのフル状態から当
該ＣＰＵにより当該ライトデータバッファに書込まれる
コマンドを確実に保持することにより、システムの処理
能力および信頼性の向上を実現できる。
ッファがフル状態の場合でもＣＰＵの処理の遅延を防止
し、且つ、当該ライトデータバッファのフル状態から当
該ＣＰＵにより当該ライトデータバッファに書込まれる
コマンドを確実に保持することにより、システムの処理
能力および信頼性の向上を実現できる。
【図面の簡単な説明】
第１図は本発明の表示装置制御回路に係る一実施例の制
御を示すブロック図、第２図は従来の表示装置制御回路
に係る制御を示すブロック図である。 ］・・・ＣＰＵ ５・・・ライトデータバッフ７ ７・・・応答信号 ９・・・応答信号監視回路 １１・・・擬似応答信号 １３・・・割込み信号 １５・・・共通バス １７・・・−時バッファ
御を示すブロック図、第２図は従来の表示装置制御回路
に係る制御を示すブロック図である。 ］・・・ＣＰＵ ５・・・ライトデータバッフ７ ７・・・応答信号 ９・・・応答信号監視回路 １１・・・擬似応答信号 １３・・・割込み信号 １５・・・共通バス １７・・・−時バッファ
Claims (1)
- 【特許請求の範囲】 各種の情報を表示装置に表示する命令のコマンドをＣ
ＰＵにより書込まれるライトデータバッファと、 このライトデータバッファに前記ＣＰＵからのコマンド
の書込む領域の無いフル状態の時間をカウントするタイ
マと、 このタイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ライトデータバッファのフル状態からＣＰＵにより
書込まれるコマンドを記憶するバッファと、 前記タイマのカウントにより前記ライトデータバッファ
のフル状態の時間が前記ＣＰＵの許容時間を経過すると
当該ＣＰＵにコマンドの書込み完了を示す擬似応答信号
および当該ＣＰＵに処理の実行を指示する割込み信号を
出力する信号出力手段と、 この信号出力手段により前記ＣＰＵに擬似応答信号およ
び割込み信号が入力されると当該ＣＰＵの処理を実行さ
せる制御手段と、 を備えたことを特徴とする表示装置制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11766790A JPH0415687A (ja) | 1990-05-09 | 1990-05-09 | 表示装置制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11766790A JPH0415687A (ja) | 1990-05-09 | 1990-05-09 | 表示装置制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415687A true JPH0415687A (ja) | 1992-01-21 |
Family
ID=14717304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11766790A Pending JPH0415687A (ja) | 1990-05-09 | 1990-05-09 | 表示装置制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6036801A (en) * | 1995-09-13 | 2000-03-14 | Nippon Sanso Corporation | Method for producing a thermally insulated double-walled synthetic resin container and lid |
-
1990
- 1990-05-09 JP JP11766790A patent/JPH0415687A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6036801A (en) * | 1995-09-13 | 2000-03-14 | Nippon Sanso Corporation | Method for producing a thermally insulated double-walled synthetic resin container and lid |
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