JPH0375859A - ダイレクト・メモリ・アクセス制御装置 - Google Patents
ダイレクト・メモリ・アクセス制御装置Info
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- JPH0375859A JPH0375859A JP21124089A JP21124089A JPH0375859A JP H0375859 A JPH0375859 A JP H0375859A JP 21124089 A JP21124089 A JP 21124089A JP 21124089 A JP21124089 A JP 21124089A JP H0375859 A JPH0375859 A JP H0375859A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 1
- 239000000571 coke Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、人力装置からの人力信号をＣＰＵを経由しな
いでメモリに直接入力するためのダイレクト・メモリ・
アクセスにおいて、ダイレクト・メモリ・アクセス処理
の優先順位を制御するダイレクト・メモリ・アクセス制
御装置に関し、特に最優先のダイレクト・メモリ・アク
セス要求が定期的に発生ずることが判っている場合にお
レジるダイレクト・メモリ・アクセス処理の改良に関す
るものである。
いでメモリに直接入力するためのダイレクト・メモリ・
アクセスにおいて、ダイレクト・メモリ・アクセス処理
の優先順位を制御するダイレクト・メモリ・アクセス制
御装置に関し、特に最優先のダイレクト・メモリ・アク
セス要求が定期的に発生ずることが判っている場合にお
レジるダイレクト・メモリ・アクセス処理の改良に関す
るものである。
かかるダイレクト・メモリ・アクセス（以下、単にＤＭ
Ａという）制御装置としては、例えば第３図に示すもの
かある。図において、１は最も優先順位が高いＤＭＡ要
求を出力するメモリ制御回路、２はメモリ制御回路１よ
り優先順位が低いＤＭＡ要求を出力するメモリ制御回路
、３はメモリ制御回路１，２のＤＭＡ要求に対してＤＭ
Ａ処理を行うＤＭＡコントローラである。ＤＭＡコンＩ
・ローラ３は複数のＤＭＡチャネルを持ち、複数のメモ
リ制御回路からのＤＭＡ要求信号に対し優先順位を与え
ることができる。
Ａという）制御装置としては、例えば第３図に示すもの
かある。図において、１は最も優先順位が高いＤＭＡ要
求を出力するメモリ制御回路、２はメモリ制御回路１よ
り優先順位が低いＤＭＡ要求を出力するメモリ制御回路
、３はメモリ制御回路１，２のＤＭＡ要求に対してＤＭ
Ａ処理を行うＤＭＡコントローラである。ＤＭＡコンＩ
・ローラ３は複数のＤＭＡチャネルを持ち、複数のメモ
リ制御回路からのＤＭＡ要求信号に対し優先順位を与え
ることができる。
上記の構成により、第４図のタイム・チャー１・図と共
にその動作を説明する。メモリ制？ｆｆ！１回路１から
出力されるＤＭＡ要求信号（以下Ｄ ＲＥＱ Ｏと記す
）が最も優先順位が高く、以−ＦＤＲＥＱＩ 。
にその動作を説明する。メモリ制？ｆｆ！１回路１から
出力されるＤＭＡ要求信号（以下Ｄ ＲＥＱ Ｏと記す
）が最も優先順位が高く、以−ＦＤＲＥＱＩ 。
Ｉ） Ｒ）Ｅ Ｑ ２−−−、 ＩＩ） ＲＥ Ｑ ｎ
の順番とする。
の順番とする。
図において、メモリ制御回路２からＤＭＡコントローラ
３に対しＤ ＲＥ、Ｑ ］か入力される（アクティブｌ
−（）と、ＩつＭＡコンｌ−ｏ−ラ３ば該Ｄ ＲＥＱｌ
より優先順位の高い他の要求信号が入力されていないこ
とを確認したのち、メモリ制御回路２に対してＤＭＡ許
可信号（以下ＸＤＡＣＫ ］と記す）を送出する。ＤＲ
ＥＱＩがデータ数として数ハイＩ−分のＤＭＡ転送を行
う場合、ＸＤＡＣＫ １はその数ハイド分の転送が終了
するまでアクティブ（Ｉ７）状態を保持する。そして、
数ハイド分のデータ転送か終了するとメモリ制御回路２
は内蔵のカウンタによりＤＲＥＱＩを■、○Ｗ状態とす
る。
３に対しＤ ＲＥ、Ｑ ］か入力される（アクティブｌ
−（）と、ＩつＭＡコンｌ−ｏ−ラ３ば該Ｄ ＲＥＱｌ
より優先順位の高い他の要求信号が入力されていないこ
とを確認したのち、メモリ制御回路２に対してＤＭＡ許
可信号（以下ＸＤＡＣＫ ］と記す）を送出する。ＤＲ
ＥＱＩがデータ数として数ハイＩ−分のＤＭＡ転送を行
う場合、ＸＤＡＣＫ １はその数ハイド分の転送が終了
するまでアクティブ（Ｉ７）状態を保持する。そして、
数ハイド分のデータ転送か終了するとメモリ制御回路２
は内蔵のカウンタによりＤＲＥＱＩを■、○Ｗ状態とす
る。
次に、ｒ）ＲＥＱＩに対するＩ） Ｍ Ａ処理がイ、！
！−了した時点において、ＤＭＡコントローラ３はＤＲ
ＥＱ０を受付けてメモリ制御回路↓に対してＸ Ｄ Ａ
ＣＫＯをアクティブ（■、）状態に変化させ送出する。
！−了した時点において、ＤＭＡコントローラ３はＤＲ
ＥＱ０を受付けてメモリ制御回路↓に対してＸ Ｄ Ａ
ＣＫＯをアクティブ（■、）状態に変化させ送出する。
そして、Ｘ Ｄ Ａ ＣＫ Ｏの状態変化によりＤ Ｍ
Ａ要求か受付けられたと判断し、メモリ制御回路１ばＤ
ＲＥＱ０を■、○Ｗ状態にする。
Ａ要求か受付けられたと判断し、メモリ制御回路１ばＤ
ＲＥＱ０を■、○Ｗ状態にする。
ところで、前記したＤＭＡ制御装置にあっては、ＤＭＡ
コントローラ３ばＤＭＡ要求信号か複数同時になされた
場合には１つＭＡ要求信号の中から最も高い優先順位を
持つＤＭＡチャネルを選択し処理を行うため、Ｄ ＲＥ
Ｑ １とＤＲＥＱ０が同時にアクティブ状態になった
場合はｌ） ＲＥ Ｑ Ｏが最優先処理されるが、Ｄ
ＲＥ Ｑ １がＤＲＥＱ０よりわずかでも早くアクティ
ブ状態になる場合（第４１７１１＋）は、Ｄ ＲＥ Ｑ
ｌ ニ対するＤ Ｍ Ａ処理が優先され、該ＤＭＡ処
理か終了するまてＤ ＲＥ Ｑ Ｏに対する処理は待機
状態となる。
コントローラ３ばＤＭＡ要求信号か複数同時になされた
場合には１つＭＡ要求信号の中から最も高い優先順位を
持つＤＭＡチャネルを選択し処理を行うため、Ｄ ＲＥ
Ｑ １とＤＲＥＱ０が同時にアクティブ状態になった
場合はｌ） ＲＥ Ｑ Ｏが最優先処理されるが、Ｄ
ＲＥ Ｑ １がＤＲＥＱ０よりわずかでも早くアクティ
ブ状態になる場合（第４１７１１＋）は、Ｄ ＲＥ Ｑ
ｌ ニ対するＤ Ｍ Ａ処理が優先され、該ＤＭＡ処
理か終了するまてＤ ＲＥ Ｑ Ｏに対する処理は待機
状態となる。
しかしながら、ＤＲＥＱ０に対するＤＭＡ処理がある時
間内に必ず終了しなけれはならない場合、例えばコンピ
ュータの外部記憶装置としてＤ Ａ Ｔ（ディジクル・
オーディオ・チープレコーク）をパック・アンプ・デー
タ用に使用するｌ）Ｉ）Ｓ（Ｄｉｇｉｔａｌ Ｄａｔａ
Ｓｔｏｒａｇｅ）システ１１の場合には、前記待機時間
が長くなるとＤＭＡ処理を所定時間内に終了することが
てきないため、ハック・アンプ・データ又はリストア・
データか乱れてシステムに支障をきたすという問題点が
ある。
間内に必ず終了しなけれはならない場合、例えばコンピ
ュータの外部記憶装置としてＤ Ａ Ｔ（ディジクル・
オーディオ・チープレコーク）をパック・アンプ・デー
タ用に使用するｌ）Ｉ）Ｓ（Ｄｉｇｉｔａｌ Ｄａｔａ
Ｓｔｏｒａｇｅ）システ１１の場合には、前記待機時間
が長くなるとＤＭＡ処理を所定時間内に終了することが
てきないため、ハック・アンプ・データ又はリストア・
データか乱れてシステムに支障をきたすという問題点が
ある。
本発明は、上記のような従来の問題点を解決するために
なされたものであり、最優先のＤＭＡ処理を碑実に、短
時間に実行でき、システムに支障を与えないダイレフ１
−・メモリ・アクセス制御装置を提供することを目的と
している。
なされたものであり、最優先のＤＭＡ処理を碑実に、短
時間に実行でき、システムに支障を与えないダイレフ１
−・メモリ・アクセス制御装置を提供することを目的と
している。
上述のような本発明の目的は、ダイレクト・メモリ・ア
クセス要求を出力する複数のメモリ制御回路と、該ダイ
レクト・メモリ・アクセス要求に対し優先順位の設定を
行いダイレクト・メモリ・アクセスを行うダイレクト・
メモリ・アクセスコントローラとを備え、最優先のダイ
レフ１〜・メモリ・アクセス要求信号の発生が定期的に
行われる時、該最優先のダイレクト・メモリ・アクセス
要求信号かアクティブになる一定時間前より他のダイレ
クト・メモリ・アクセス要求信号の前記クイレフト・メ
モリ・アクセスコンＩ・ローラに対する入力を禁止する
ダイレクト・メモリ・アクセスアービタ回路を設けてな
るダイレクト・メモリ・アクセス制御装置によって達成
される。
クセス要求を出力する複数のメモリ制御回路と、該ダイ
レクト・メモリ・アクセス要求に対し優先順位の設定を
行いダイレクト・メモリ・アクセスを行うダイレクト・
メモリ・アクセスコントローラとを備え、最優先のダイ
レフ１〜・メモリ・アクセス要求信号の発生が定期的に
行われる時、該最優先のダイレクト・メモリ・アクセス
要求信号かアクティブになる一定時間前より他のダイレ
クト・メモリ・アクセス要求信号の前記クイレフト・メ
モリ・アクセスコンＩ・ローラに対する入力を禁止する
ダイレクト・メモリ・アクセスアービタ回路を設けてな
るダイレクト・メモリ・アクセス制御装置によって達成
される。
本発明のダイレクト・メモリ・アクセス制御装置は、最
優先のダイレクト・メモリ・アクセス要求信号の発生が
定期的に行われることが予め判っている時、複数のメモ
リ制御回路からダイレクト・メモリ・アクセスコン１−
ローラに対し送出されるダイレクト・メモリ・アクセス
要求信号を全てダイレクト・メモリ・アクセスアービタ
回路に人力し、通常は最優先のダイレフＩ−・メモリ・
アクセス要求信号を除く他のダイレクト・メモリ・アク
セス要求信号はダイレフＩ−・メモリ アクセスアービ
タ回路をｉｆ１過してダイレクト・メモリ・アクセスコ
ントローうに入力され、従来と同様にダイレクト・メモ
リ・アクセス処理かなされる。しかし、最優先のダイレ
フ１−・メモリ・アクセス要求信Ｂが発生ずる定まった
時間前になると、他のダイレクト メモリ・アクセス要
求信号はダイレクト・メモリ・アクセスアービタ回路に
よりクイレフＩ・・メモリ アクセスコンｌ−＋コーラ
への入力を全て禁止され、これにより最優先のタイレフ
Ｉ・・メモリ・アクセス要求信号か受イ」けられる。
優先のダイレクト・メモリ・アクセス要求信号の発生が
定期的に行われることが予め判っている時、複数のメモ
リ制御回路からダイレクト・メモリ・アクセスコン１−
ローラに対し送出されるダイレクト・メモリ・アクセス
要求信号を全てダイレクト・メモリ・アクセスアービタ
回路に人力し、通常は最優先のダイレフＩ−・メモリ・
アクセス要求信号を除く他のダイレクト・メモリ・アク
セス要求信号はダイレフＩ−・メモリ アクセスアービ
タ回路をｉｆ１過してダイレクト・メモリ・アクセスコ
ントローうに入力され、従来と同様にダイレクト・メモ
リ・アクセス処理かなされる。しかし、最優先のダイレ
フ１−・メモリ・アクセス要求信Ｂが発生ずる定まった
時間前になると、他のダイレクト メモリ・アクセス要
求信号はダイレクト・メモリ・アクセスアービタ回路に
よりクイレフＩ・・メモリ アクセスコンｌ−＋コーラ
への入力を全て禁止され、これにより最優先のタイレフ
Ｉ・・メモリ・アクセス要求信号か受イ」けられる。
以下、この発明の実施例を図に基づいて説明する。第１
図は本発明のＤ Ｍ Ａ制御装置のブロック図を示し、
上記従来例と同一部分には同一符号を付して詳細な説明
を省略する。
図は本発明のＤ Ｍ Ａ制御装置のブロック図を示し、
上記従来例と同一部分には同一符号を付して詳細な説明
を省略する。
図において、４はメモリ制御回路１から出力される最優
先のＤＭＡ要求信号でなるＤ ＲＥＱ Ｏとメモリ制御
回路２から出力されるＤＭＡ要求信号（以下ＲＥＱＩと
記す）の２つの信号により、ＤＭＡコンＩ・ローラ３に
対するＤ ＲＥ Ｑ ］を送出するＤＭＡアービタ回路
であり、従来と異なる点である。
先のＤＭＡ要求信号でなるＤ ＲＥＱ Ｏとメモリ制御
回路２から出力されるＤＭＡ要求信号（以下ＲＥＱＩと
記す）の２つの信号により、ＤＭＡコンＩ・ローラ３に
対するＤ ＲＥ Ｑ ］を送出するＤＭＡアービタ回路
であり、従来と異なる点である。
次に、第２図のタイム・チャー１・図を参照してその動
作を説明する。メモリ制御回路１から出力されるＤＲＥ
Ｑ０はその発生ずるタイミングかあらかしめ判っている
ものとする。図において、メモリ制御回路２より出力さ
れるＤＲＥＱＩは、ＤＭＡアービク回路４を介してＤＲ
ＥＱＩとしてＤＭＡコンＩ−ローラ３に人力される。い
ま、メモリ制御回路１よりＤＲＥＱ０が出力される時間
のｔ。前においてＤＲＥＱＩＢＭを発生しＤＲＥＱＩを
ディスエーブルにすることにより、すでに要求が発生し
、又は実行しているＲＥＱＩを取り下げてＤＲＥＱＩと
してＤＭＡコンＩ−ローラ３に入力させる。従って、Ｄ
ＲＥＱ０の発生ずる時間のｔ。前よりＤＭＡ処理が行わ
れないため、最優先のＤＭＡ要求信号（ＤＲＥＱＯ）に
よるＤＭＡ処理か実行される。そして、１つＲＥ Ｑ
Ｏがアクティブになった時、Ｄ ＲＥ Ｑ １は再ひ許
可されることにより残りのＤ Ｍ Ａ処理が実行される
（第２図（ホ）（へ））。以」二の如く、複数Ｉ） Ｍ
Ａの要求信号（Ｄ ＲＥ Ｑ １〜Ｄ ＲＥ Ｑ ｎ
）をＤＲＥＱ０かアクティブになる時間より前にディ
スニーフルにすることにより、ＤＲＥＱ０を他に優先し
てＤＭＡコン１〜ローラ３に対し有効に入力することか
できる。
作を説明する。メモリ制御回路１から出力されるＤＲＥ
Ｑ０はその発生ずるタイミングかあらかしめ判っている
ものとする。図において、メモリ制御回路２より出力さ
れるＤＲＥＱＩは、ＤＭＡアービク回路４を介してＤＲ
ＥＱＩとしてＤＭＡコンＩ−ローラ３に人力される。い
ま、メモリ制御回路１よりＤＲＥＱ０が出力される時間
のｔ。前においてＤＲＥＱＩＢＭを発生しＤＲＥＱＩを
ディスエーブルにすることにより、すでに要求が発生し
、又は実行しているＲＥＱＩを取り下げてＤＲＥＱＩと
してＤＭＡコンＩ−ローラ３に入力させる。従って、Ｄ
ＲＥＱ０の発生ずる時間のｔ。前よりＤＭＡ処理が行わ
れないため、最優先のＤＭＡ要求信号（ＤＲＥＱＯ）に
よるＤＭＡ処理か実行される。そして、１つＲＥ Ｑ
Ｏがアクティブになった時、Ｄ ＲＥ Ｑ １は再ひ許
可されることにより残りのＤ Ｍ Ａ処理が実行される
（第２図（ホ）（へ））。以」二の如く、複数Ｉ） Ｍ
Ａの要求信号（Ｄ ＲＥ Ｑ １〜Ｄ ＲＥ Ｑ ｎ
）をＤＲＥＱ０かアクティブになる時間より前にディ
スニーフルにすることにより、ＤＲＥＱ０を他に優先し
てＤＭＡコン１〜ローラ３に対し有効に入力することか
できる。
上記実施例では、最優先のＤＭＡ要求信号をＤＲＥ Ｑ
Ｏとして、その他の要求信号をＤＲＥＱＩとしたが、
その他の要求はＤ Ｍ Ａ要求とは限らすホスＩ・・マ
イコンへの割込み要求等でもよい。
Ｏとして、その他の要求信号をＤＲＥＱＩとしたが、
その他の要求はＤ Ｍ Ａ要求とは限らすホスＩ・・マ
イコンへの割込み要求等でもよい。
第１図は本発明のダイレクト・メモリ・アクセス制御装
置の実施例の構成を示すブロック図、 第２図は同上の動作を示すタイム・チャーＩ・図、第３
図は従来のダイレクト・メモリ・アクセス制御装置の構
成を示すブロック図、 第４図は同上の動作を示すタイム・チャー１・図である
。 １．２・・メモリ制御回路、３・・・Ｄ Ｍ Ａコント
ロラ、４・・・ＤＭＡアービタ回路。 〔発明の効果〕 以上のように、この発明によれは、最優先のＤＭＡ要求
信号の発生か定期的に行われるＤＭＡ動作において、該
最優先のＤ Ｍ Ａ要求信号かアクティブになる時間よ
り前に他のｌ） Ｍ Ａ要求信号の受は付のを禁止する
ＤＭＡアービタ回路を設けたので、最優先のＩ） Ｍ
Ａ処理を待機時間を極めて少なく実行することができる
という効果かある。
置の実施例の構成を示すブロック図、 第２図は同上の動作を示すタイム・チャーＩ・図、第３
図は従来のダイレクト・メモリ・アクセス制御装置の構
成を示すブロック図、 第４図は同上の動作を示すタイム・チャー１・図である
。 １．２・・メモリ制御回路、３・・・Ｄ Ｍ Ａコント
ロラ、４・・・ＤＭＡアービタ回路。 〔発明の効果〕 以上のように、この発明によれは、最優先のＤＭＡ要求
信号の発生か定期的に行われるＤＭＡ動作において、該
最優先のＤ Ｍ Ａ要求信号かアクティブになる時間よ
り前に他のｌ） Ｍ Ａ要求信号の受は付のを禁止する
ＤＭＡアービタ回路を設けたので、最優先のＩ） Ｍ
Ａ処理を待機時間を極めて少なく実行することができる
という効果かある。
Claims (1)
- ダイレクト・メモリ・アクセス要求を出力する複数のメ
モリ制御回路と、該ダイレクト・メモリ・アクセス要求
に対し優先順位の設定を行いダイレクト・メモリ・アク
セスを行うダイレクト・メモリ・アクセスコントローラ
とを備え、最優先のダイレクト・メモリ・アクセス要求
信号の発生が定期的に行われる時、該最優先のダイレク
ト・メモリ・アクセス要求信号がアクティブになる一定
時間前より他のダイレクト・メモリ・アクセス要求信号
の前記ダイレクト・メモリ・アクセスコントローラに対
する入力を禁止するダイレクト・メモリ・アクセスアー
ビタ回路を設けたことを特徴とするダイレクト・メモリ
・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124089A JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124089A JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375859A true JPH0375859A (ja) | 1991-03-29 |
| JP2837698B2 JP2837698B2 (ja) | 1998-12-16 |
Family
ID=16602609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21124089A Expired - Fee Related JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837698B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016151949A (ja) * | 2015-02-18 | 2016-08-22 | ファナック株式会社 | Ｄｍａコントローラ |
-
1989
- 1989-08-18 JP JP21124089A patent/JP2837698B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016151949A (ja) * | 2015-02-18 | 2016-08-22 | ファナック株式会社 | Ｄｍａコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2837698B2 (ja) | 1998-12-16 |
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Legal Events
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