JPH0375875A - 遅延シミュレーション装置 - Google Patents
遅延シミュレーション装置Info
- Publication number
- JPH0375875A JPH0375875A JP1212219A JP21221989A JPH0375875A JP H0375875 A JPH0375875 A JP H0375875A JP 1212219 A JP1212219 A JP 1212219A JP 21221989 A JP21221989 A JP 21221989A JP H0375875 A JPH0375875 A JP H0375875A
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- Japan
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- path
- simulator
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延シミュレータに関し、特に、クリティカル
パスを求める遅延シミュレータに関する。
パスを求める遅延シミュレータに関する。
従来のこの種のクリティカルパスの遅延を求める方法に
は、論理回路上のＦ／Ｆ−Ｆ／Ｆ間あるいはＩ１０ピン
−Ｆ／Ｆ間あるいはＩ１０ピン間のパス（今後、総称し
てパスと呼ぶ）について、そのパス上のすへての素子遅
延および配線遅延を計算し、その結果を基にクリティカ
ルパスの遅延を求めるパス解析法がある。
は、論理回路上のＦ／Ｆ−Ｆ／Ｆ間あるいはＩ１０ピン
−Ｆ／Ｆ間あるいはＩ１０ピン間のパス（今後、総称し
てパスと呼ぶ）について、そのパス上のすへての素子遅
延および配線遅延を計算し、その結果を基にクリティカ
ルパスの遅延を求めるパス解析法がある。
また、遅延シミュレーションを利用して求める方式も提
案されている。例えは、セレクティフ１〜レース方式あ
るいはタイムマツピンク方式を用いた方式では、論理回
路の遅延情報に基ついて回路動作をシミュレーションと
し、パス上の入力か変化してから出力か変化するまての
時間て遅延を計算している。
案されている。例えは、セレクティフ１〜レース方式あ
るいはタイムマツピンク方式を用いた方式では、論理回
路の遅延情報に基ついて回路動作をシミュレーションと
し、パス上の入力か変化してから出力か変化するまての
時間て遅延を計算している。
上述した従来の技術ては、回路内のそれぞれのパス上の
すへての素子遅延及び配線遅延を基に、それぞれのパス
の遅延を計算することて最大遅延および最小遅延のクリ
ティカルパス遅延を求めている。そのため、回路規模か
大きくなるとずへてのパスの遅延値を計算するのに膨大
な時間を費やし、その遅延情報を蓄えておくメモリ容量
も膨大になるという欠点かある。また、論理的に活性化
されないパスかクリティカルパスとみなされるという欠
点もある。ここて言う、活性化されたパスとは入力値か
変化しｌ：ことにともない出力値が変化する素子を繋き
合せて構成されるパスのことである。
すへての素子遅延及び配線遅延を基に、それぞれのパス
の遅延を計算することて最大遅延および最小遅延のクリ
ティカルパス遅延を求めている。そのため、回路規模か
大きくなるとずへてのパスの遅延値を計算するのに膨大
な時間を費やし、その遅延情報を蓄えておくメモリ容量
も膨大になるという欠点かある。また、論理的に活性化
されないパスかクリティカルパスとみなされるという欠
点もある。ここて言う、活性化されたパスとは入力値か
変化しｌ：ことにともない出力値が変化する素子を繋き
合せて構成されるパスのことである。
また、従来のシミュレーションては、パスが活性化され
ている限りにおいて、その遅延を計算するため、トレー
スしたいパスが、途中で活性化されなくなった場合、そ
れまでの詳細な遅延情報に基づく処理か無駄になってし
まう。また、従来の遅延シミュレータでは、回路全体の
最大／最小遅延を求めることに重点をおき、個々のクリ
ティカルパスそのものを求めているわけてはない。
ている限りにおいて、その遅延を計算するため、トレー
スしたいパスが、途中で活性化されなくなった場合、そ
れまでの詳細な遅延情報に基づく処理か無駄になってし
まう。また、従来の遅延シミュレータでは、回路全体の
最大／最小遅延を求めることに重点をおき、個々のクリ
ティカルパスそのものを求めているわけてはない。
本発明は、論理回路のシミュレーションにおいて、入力
されたパタンを用いて、０デイレイまたはユニットティ
レイてシミュレーションを行うシミュレータと、シミュ
レーションの結果に基つき活性化されたパスを検ＩＰ５
するパス検出手段と、活性化されたパス上の素子遅延と
素子間の配線遅延をもとに最大遅延および最小遅延のク
リティカルパスを求めるパス解析手段を有する。
されたパタンを用いて、０デイレイまたはユニットティ
レイてシミュレーションを行うシミュレータと、シミュ
レーションの結果に基つき活性化されたパスを検ＩＰ５
するパス検出手段と、活性化されたパス上の素子遅延と
素子間の配線遅延をもとに最大遅延および最小遅延のク
リティカルパスを求めるパス解析手段を有する。
本発明を図面を参照して説明する。
第１図は本発明の一実施例を示すフローチャー１〜であ
る。
る。
本発明の遅延シミュレータ１は、論理回路記述１１と、
テストパタン］２および遅延情報１３を入力する。遅延
情報１−３は、回路内のすべての素子遅延および配線遅
延値からなる。
テストパタン］２および遅延情報１３を入力する。遅延
情報１−３は、回路内のすべての素子遅延および配線遅
延値からなる。
初めに、Ｏティレイシミュレータ１４により、論理回路
記述１１て表されている回路全体のシミュレーションを
行う。
記述１１て表されている回路全体のシミュレーションを
行う。
この時、入力値か変化した素子については、その素子の
変化した入力ピン名に対してフラノを持たせておき、そ
の素子の出力値か変化したならばそのファンアウト先の
素子についても同様な操作を行う。
変化した入力ピン名に対してフラノを持たせておき、そ
の素子の出力値か変化したならばそのファンアウト先の
素子についても同様な操作を行う。
最終的にフラノか外部出力端子または出力Ｆ／Ｆまて伝
搬したことを検出てきた時に、このパスを活性化された
パスとして定義する。次に、出力値か変化した出力端子
あるいは出力Ｆ／Ｆから、パス検出手段１５により、フ
ァンイン側ヘフラクの立っている素子のピンに沿って入
力端子または入力Ｆ／Ｆまて回路をトレースすることに
より、活性化されたパスを求める。
搬したことを検出てきた時に、このパスを活性化された
パスとして定義する。次に、出力値か変化した出力端子
あるいは出力Ｆ／Ｆから、パス検出手段１５により、フ
ァンイン側ヘフラクの立っている素子のピンに沿って入
力端子または入力Ｆ／Ｆまて回路をトレースすることに
より、活性化されたパスを求める。
続いて、活性化されたパスについては、パス解析手段１
６により、パス上のそれぞれの素子遅延および配線遅延
を遅延情報１３をもとに計算する。
６により、パス上のそれぞれの素子遅延および配線遅延
を遅延情報１３をもとに計算する。
その結果に基つきパスの遅延を解析しクリティカルパス
を検出する。検出されたクリティカルパスは、リス１〜
］７に遅延時間と素子名およびそのピン名の一覧の形て
出力する。
を検出する。検出されたクリティカルパスは、リス１〜
］７に遅延時間と素子名およびそのピン名の一覧の形て
出力する。
第２図（ａ）、（ｂ）は、本発明の遅延シミュレータ０
１の処理対象となる論理回路の一例である。
１の処理対象となる論理回路の一例である。
論理回路２１において、素子内の値は０テイレイシミス
レージヨン前のそれぞれの出力値を示す。ここて、０デ
イレイシミユレータ］４を用いて、テストパタン２２を
入力ピンに印加する。
レージヨン前のそれぞれの出力値を示す。ここて、０デ
イレイシミユレータ］４を用いて、テストパタン２２を
入力ピンに印加する。
このとき、入力端子２３か活性化されたとする。さらに
、０テイレイシミユレータ１４により、活性化された素
子のピンにフラノ′４・° を付与しである。
、０テイレイシミユレータ１４により、活性化された素
子のピンにフラノ′４・° を付与しである。
パス検出手段１６により、活性化されたパスを求めるた
めには、フラノ′＊”か付与された出力端子２７１１か
らフラノ゛°＊′の付与された素子のピンをファンイン
トレースする。
めには、フラノ′＊”か付与された出力端子２７１１か
らフラノ゛°＊′の付与された素子のピンをファンイン
トレースする。
論理回路２５は、出力端子から入力端子にファインイン
１〜レースした結果えられる活性化パスを実線て表して
いる。説明を簡単にするため、素子内の数字はそれぞれ
の素子遅延とし、配線遅延はずへて単位遅延であるとす
る。
１〜レースした結果えられる活性化パスを実線て表して
いる。説明を簡単にするため、素子内の数字はそれぞれ
の素子遅延とし、配線遅延はずへて単位遅延であるとす
る。
次に、パス解析手段１５により、パス上のそれそれの素
子遅延および配線遅延を計算しパスの遅延を求める。
子遅延および配線遅延を計算しパスの遅延を求める。
この結果、大実線てトレースしたパスか最大遅延のクリ
ティカルパス２６として、また、上側の細実線で１ヘレ
ースしたパスか最小遅延のクリティカルパス２７として
求められる。
ティカルパス２６として、また、上側の細実線で１ヘレ
ースしたパスか最小遅延のクリティカルパス２７として
求められる。
以上説明したように、本発明は論理回路の遅延シミュレ
ーションにおいて、最初にバタンを印加してシミュレー
ションを行うため、活性化されたパスを、通常の遅延シ
ミュレータを用いるよりはるかに少ないリソースで効率
良くあらかしめ選択することかてき、また、この特定の
パスのみについてパス解析を行うため、回路全体のパス
解析よりもクリティカルパスを効率良く検出でき処理時
間の短縮をはかることかできるという効果かある。
ーションにおいて、最初にバタンを印加してシミュレー
ションを行うため、活性化されたパスを、通常の遅延シ
ミュレータを用いるよりはるかに少ないリソースで効率
良くあらかしめ選択することかてき、また、この特定の
パスのみについてパス解析を行うため、回路全体のパス
解析よりもクリティカルパスを効率良く検出でき処理時
間の短縮をはかることかできるという効果かある。
ｌ・、第２図（ａ）、（ｂ）は本発明の対象となる論理
回路の一例を示す回路図である。
回路の一例を示す回路図である。
１ 遅延シミュレータ、１１・論理回路記述、１２−テ
ストバタン、］３ ・遅延情報、１４・０テイレイシミ
ユレータ、１５ パス検出手段、１６・・パス解析手段
、２１・・論理回路、２２・テストバタン、２３・入力
端子、２４・・活性化された出力端子、２５・・・論理
回路、２６ 最大遅延のクリティカルパス、２７−最小
遅延のクリティカルパス。
ストバタン、］３ ・遅延情報、１４・０テイレイシミ
ユレータ、１５ パス検出手段、１６・・パス解析手段
、２１・・論理回路、２２・テストバタン、２３・入力
端子、２４・・活性化された出力端子、２５・・・論理
回路、２６ 最大遅延のクリティカルパス、２７−最小
遅延のクリティカルパス。
Claims (1)
- 論理回路の遅延シミュレータにおいて、入力されたパタ
ンを用いて、０ディレイまたはユニットディレイでシミ
ュレーションを行うシミュレータと、シミュレーション
の結果に基づき活性化されたパスを検出するパス検出手
段と、活性化されたパス上の素子遅延と素子間の配線遅
延をもとに最大遅延および最小遅延のクリティカルパス
を求めるパス解析手段を有することを特徴とする遅延シ
ミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212219A JP2913678B2 (ja) | 1989-08-17 | 1989-08-17 | 遅延シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212219A JP2913678B2 (ja) | 1989-08-17 | 1989-08-17 | 遅延シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375875A true JPH0375875A (ja) | 1991-03-29 |
| JP2913678B2 JP2913678B2 (ja) | 1999-06-28 |
Family
ID=16618916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212219A Expired - Fee Related JP2913678B2 (ja) | 1989-08-17 | 1989-08-17 | 遅延シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913678B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226686A (ja) * | 2006-02-24 | 2007-09-06 | Fujitsu Ltd | クリティカルパス推定プログラム、推定装置、推定方法、および集積回路設計プログラム。 |
-
1989
- 1989-08-17 JP JP1212219A patent/JP2913678B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226686A (ja) * | 2006-02-24 | 2007-09-06 | Fujitsu Ltd | クリティカルパス推定プログラム、推定装置、推定方法、および集積回路設計プログラム。 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913678B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |