JPH0375914B2

JPH0375914B2 -

Info

Publication number: JPH0375914B2
Application number: JP57082669A
Authority: JP
Inventors: Takashi Tsunekawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-05-17
Filing date: 1982-05-17
Publication date: 1991-12-03
Also published as: JPS58200369A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は画像中の小領域の特徴を効果的に抽出
することの可能な簡易で実用性の高い構成の画像
処理装置に関する。

〔発明の技術的背景とその問題点〕

物体表面の粒度や傷検査等を行う場合、しばし
ば上記検査対象を画像入力し、その画像の一定面
積内に含まれる検査対象の数や上記検査対象の面
積を総和を求めると云う画像処理が良く利用され
る。このような画像処理において、従来一般的に
はその処理時間を短くする為に、検査対象である
全領域を複数の小領域に分割し、各小領域内でそ
れぞれ所定の画像処理が行われている。しかし、
このような処理法は、画像中の検査対象がその画
像の全域に亘つて均一に分布している場合には非
常に効果的であるが、例えば第１図に示すように
分布の片寄りが在る場合、どの小領域を検査する
かによつて問題が生じる。

即ち、第１図に示すように（Ｍ×Ｎ）画素から
なる検査対象画像１の（ｍ×ｎ）画像からなる小
領域２に着目し、この小領域２内における傷３の
数を計数して検査結果を得るものとすると、上記
小領域２の設定位置によつては第２図ａ，ｂに示
すように、傷３の数が異なつてくる。この為、同
じ画像１を処理（検査）しているにも拘らず、そ
の検査結果が合格になる場合と、不合格になる場
合とが生じ、甚だ具合が悪い。この為、従来にあ
つては、検査対象が不均一に分布している場合に
は、対象画像１の全域に亘つて画像処理すること
が必要とされていた。

〔発明の目的〕

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、検査対象の不均
一な画像に対しても局所的に簡易に、且つ高速に
誤差のない検査結果を得ることのできる実用性の
高い画像処理装置を提供することにある。

〔発明の概要〕

本発明は、画像を２次元走査して得られる時系
列な画素データを（Ｍ画素×ｎライン）の第１の
記憶手段に入力して順次遅延し、これらの各ライ
ン出力を選択的に抽出して、上記画像データと選
択されたライン出力データおよびＭ段の第２の記
憶手段に格納されたデータとから漸化的にｎ画素
の加算データを求めて上記Ｍ段の第２の記憶手段
に順次格納し、累積和メモリに格納されたデータ
および上記Ｍ段の第２の記憶手段への入力加算デ
ータ、更に上記第２の記憶手段の選択されたタツ
プ出力データとから上記累積和データを漸化的に
求めてこれを累積和メモリに格納することによつ
て、該累積和メモリに（ｍ×ｎ）画素の累積和デ
ータを得るようにしたものである。

〔発明の効果〕

従つて本発明によれば、簡易にして高速に画像
に対する（ｍ×ｎ）画素からなる小領域の累積和
データを漸化的に求めることが可能となる。しか
も、上記小領域位置を画像の全領域に対してそれ
ぞれ設定して、各位置における上記累積和データ
を各々高精度に求めることができる。またこれに
より、濃淡画像の小領域における濃度和を求める
ことも可能となる。故に、任意の小領域から処理
対象画像の情報を正確に得ることができ、その実
用的利点は絶大である。またライン出力の選択お
よびタツプ出力の選択によつて小領域の大きさを
任意に可変でき、その効果も絶大である。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき
説明する。

第３図は本装置における演算原理を示すもの
で、１（Ｍ×Ｎ）画素からなる処理対象画像、２
は演算処理の対象となる（ｍ×ｎ）画素の小領域
を示している。また４は、上記画像１を２次元走
査して得られる時系列な画素をそれぞれ示してい
る。また図中５は、上記小領域２のｎライン分の
縦方向の加算データ、つまり縦方向ｎ画素のデー
タ和を仮想的に示したものである。

今、ここで、既に（ｍ×ｎ）画素からなる小領
域２の累積和S_i-1,jが求められ、またこの小領域
２における各列（縦方向）のデータ和S_i-n,j、
S_i-n+1,j〜S_i-1,jがそれぞれ求められているものと
する。そして、次に計算すべき小領域２が、右に
１画素分ずれるものとする。この場合、走査によ
つて新しく、（ｉ、ｊ）なる画素データd_i,jが入力
され、このデータを用いて、その列のｎ画素分の
データ和が計算される。この計算は、既に求めら
れているその行のデータ和S_i,j-1から、１行分上
の画素のデータd_i,j-oを差引き、新たに上記デー
タd_i,jを加算することにより S_i,j＝S_i,j-1＋d_i,j−d_i,j-o として求められる。そして、この新らしく求めら
れた加算データS_i,jを、先に求められた小領域２
の累積和S_i-1,jに加え、この行の追加によつて先
の小領域２の最左端列を消去して新たな１画素分
右にシフトした小領域２が設定されることから、
最左端列のデータ和S_i-n,jを差引くことによつて、 S_i,j＝S_i-1,j＋S_i,j−S_i-n,j として、新たな小領域２の累積和データが求めら
れる。つまり、画像１の２次元走査によつて、新
たな画素データd_i,jが入力される都度、上述した
計算処理を行えば上記画素位置（ｉ、ｊ）によつ
て規定される（ｍ×ｎ）画素からなる小領域２の
累積和を遂次求めることができる。

ところで、画素データｄの入力初期時において
は、画素位置（ｉ、ｊ）によつて規定される（ｍ
×ｎ）画素の小領域２が画像１に対して設定され
ることがない。そして、画素位置（ｉ、ｊ）が
（ｍ、ｎ）となつた時点より始めて上記小領域２
が画像１に対して定まることになる。従つて、そ
れ以前において、画素デーダを得ることのできな
いものについては、仮想的に画素を考え、そのデ
ータを全て零（０）であるとして取扱えば、その
各々について上述した累積和を求めることが可能
となる。そして、（ｍ、ｎ）なる画素のデータが
入力された時点より、累積和データを出力するこ
とによつて、画像１の全領域に亘つて設定された
各小領域２の累積和データをそれぞれ得ることが
可能となる。

第４図はこのようにして画像処理を実行する本
発明に係る実施例装置の概略構成図である。

画像メモリ等に一時記憶された処理対象画像の
データは、図示しない制御装置等により２次元的
にラスタ走査されて順次時系列に読出される。こ
の時系列な画素データd_i,jは消去セレクタ１１を
介して加算器１２に導びかれると共に（Ｍ画素×
ｎライン）段の第１のシフトレジスタ１３に導び
かれる。このシフトレジスタ１３は、前記画素デ
ータのクロツクによつてデータ転送駆動されるも
ので、１ラインＭ段からなるシフトレジスタ１３
ａをｎ個縦続に接続したものとなつている。この
シフトレジスタ１３により、前記画素データは１
つのシフトレジスタ１３ａを介する都度１ライン
分遅延され、つまりＭ画素タイミング遅延されて
いる。また前記消去セレクタ１１は、上記画素デ
ータd_i,jの入力に先立つて零（０）データを入力
し、これにより上記シフトレジスタ１３を始めと
する後述する各レジスタをそれぞれゼロリセツト
するものである。

しかして、縦セレクタ１４は、レジスタ１５に
設定された定数n′に従つて、前記第１のレジスタ
１３の各ライン出力を選択的に抽出しており、こ
れによつてn′ライン遅延された画素データが取出
されている。このセレクタ１４は、１ライン遅延
からｎライン遅延した画素データを選択するもの
で、これにより後述するように処理対象とする小
領域２の列方向の大きさn′が定められるようにな
つている。

一方、Ｍ段構成された１ライン分に相当する第
２のシフトレジスタ１６は、列（縦）方向にn′画
素加算してデータＳを順次１ラインに亘つて格納
するものであり、このシフトレジスタ１６のデー
タ転送も前記画素データのクロツクによつて制御
駆動されるようになつている。そして、この第２
のシフトレジスタ１６の出力データは、縦和レジ
スタ１７に一時記憶されたのち、前記加算器１２
に与えられる。この加算器１２において、この出
力データに現入力画素データd_i,jが加算され、そ
の加算データが減算器１８に供給されて前記セレ
クタ１４で選択されたn′ライン遅延された画素デ
ータが差引かれる。そして、この減算器１８の出
力データが縦方向n′画素の加算データS_i,jとして
前記シフトレジスタ１６に入力される。

また、このシフトレジスタ１６に入力されるデ
ータS_i,jは加算器１９に導びかれる。更に、シフ
トレジスタ１６に格納されたデータは、横セレク
タ２０を介して、レジスタ２１にセツトされた値
（m′）に従い、m′段遅延されたタツプ出力として
取出されている。そして、この選択されたタツプ
出力データは減算器２２に与えられている。尚、
上記セレクタ２０は、処理対象とする小領域２の
横（行）方向の幅を設定するものである。累積和
レジスタ２３は、上記減算器２２の出力データを
小領域２の累積和データとして格納するもので、
そのデータを出力すると共に前記加算器１９に与
えている。この加算器１９によつて既に求められ
た累積和データに前記シフトレジスタ１６への入
力データである新たな列の縦方向加算データが加
算される。そして、この加算処理されたデータに
対して前記減算器２２は、m′画素位置（列）に
遅延された加算データを減算し、新たな、つまり
１画素位置ずれた小領域２の累積和データを求め
ている。そして、このデータが前記累積和レジス
タ２３に書込まれて、データ更新が行われる。

このように構成された装置によれば、先ずシフ
トレジスタ１３，１６が全て“０”にクリアされ
たのち、２次元走査された時系列な画素データ
d_i,jが入力される。そして、シフトレジスタ１３
には、上記画素データd_i,jが順次格納されていく
ことになる。このとき、シフトレジスタ１３から
順次読出されるデータは全て零（０）であるか
ら、最初に入力される１ライン分の画素データは
そのまま順次シフトレジスタ１６に格納されるこ
とになる。そして、次の１ライン（第２ライン）
画素データの入力時には、前記シフトレジスタ１
３から読出されるデータが零（０）であり、且つ
シフトレジスタ１６からは１ライン前の同じ行ア
ドレスのデータが読出されるから、シフトレジス
タ１６には、第１および第２ラインの画素データ
が行アドレス位置対応して加算されたデータがそ
れぞれ格納されることになる。このようにして、
シフトレジスタ１６には、n′ライン分の画素デー
タがそれぞれ縦方向に加算されたデータS_1,o′、
S_2,o′〜S_M,o′がそれぞれ格納されることになる。そ
の後、（n′＋１）ラインの画像データの入力時か
らはシフトレジスタ１３からn′ライン遅延された
画素データが順次読出され、減算器１８に与えら
れるので、シフトレジスタ１６には前述したよう
に S_i,j＝S_i,j-1＋d_i,j−d_i,j-o′ なる横方向にn′画素漸化的に加算したデータが順
次格納されることとなる。

一方、累積和レジスタ２３には、画素データの
入力時には、画素データd_1,1が格納され、m′画素
のデータが入力されるまで、そのデータが順次累
積される。そして、その後は、m′画素前のデー
タが順次減算されたm′画素の累積和が格納され
る。そして第２ラインから第n′ラインの入力時ま
で、その累積処理が繰返えされる。その後、第
（n′＋１）ラインのデータの入力時には、既にシ
フトレジスタ１６には、各縦方向n′画素の加算デ
ータＳがそれぞれ格納されていることから、上記
第（n′＋１）ラインの第m′画素の入力時におい
て、累積和レジスタ２３には（ｍ×ｎ）画素から
なる第１の小領域の累積和が求められることにな
る。つまり各縦方向加算データS_i,jに従つて、そ
の累積値である小領域２の累積和データが求めら
れることになる。その後、画素データが入力され
る都度、減算器２２にて一画素前の縦方向加算デ
ータＳが減算され、前述したように〓_i,j＝〓_i-1,j＋S_i,j−S_i-n′_,j として、１画素分ずれた小領域の累積和データが
〓_i,jが順次求められ、累積和レジスタ２３に格納
されて出力されることになる。

以上のように本装置によれば、２次元走査して
時系列に入力される画素データに伴い、そのデー
タ入力画素位置によつて定まる（m′×n′）画素か
らなる小領域の累積和データを順次求めることが
できる。しかも、リアルタイムにその減算処理を
高速に実行することができる。またレジスタ１
５，１７に設定するデータによつて画素データの
遅延ライン数、および加算データの遅延画素数を
セレクトすることで、容易に処理対象とする小領
域の大きさを任意に可変することができる。但
し、この大きさの設定はシフトレジスタ１３のラ
イン数や１ラインの画素数によつて制限されるこ
とは云うまでもない。従つて、処理の対象とする
画像１の全域に亘つて、それぞれ小領域を設定し
ながら、その小領域における情報を正確に得るこ
とが可能となる。故に従来問題となつた検査対象
の不均一な分布による誤つた検査結果を得ること
がなく、またこのような誤りを防ぐ為に小領域の
設定に工夫を施す等の不具合も全くない。そし
て、従来、全画像領域の検査に（Ｍ×Ｎ×ｍ×
ｎ）回もの膨大な計算処理を必要とする（ｍ×
ｎ）の連続的な累積和処理の高速演算方式による
リアルタイム化を可能とする。しかも上述したよ
うにハードウエア構成も簡単であり、その実用的
利点が絶大である。また、上述の如く小領域の大
きさを任意設定できるので、処理対象としての画
像への汎用性が非常に高く、柔軟な画像処理を可
能とする。更には、濃淡画像の局所的な濃度和計
算も可能であり、これによつて所謂ムラのある画
像のダイナミツクな２値化処理を行うことが可能
となる。

尚、本発明は上記実施例に限定されるものでは
ない。例えばシフトレジスタ１３の構成ライン数
ｎは仕様に応じて定めればよいものである。また
シフトレジスタに代えて、RAMを用い、そのア
ドレスを制御して同様な処理を行うようにしても
よい。更には、画素データに代えて“０”データ
を入力することなく、リセツト信号により各レジ
スタをそれぞれイニシヤライズしてゼロリセツト
することも可能である。また加算、累積和処理
を、並列的に設けた複数の演算回路を用いてそれ
ぞれ同時に行わしめることにより、異なるｍ、ｎ
の多種小領域に対する画像処理を並列的に行わし
めることも可能である。以上要するに本発明はそ
の要旨を逸脱しない範囲で種々変形して実施する
ことができる。

【図面の簡単な説明】

第１図および第２図ａ，ｂは画像処理における
問題点を示す画像と小領域との関係を示す図、第
３図は本発明の処理概念を示す図、第４図は本発
明の一実施例装置の概略構成図である。１１……消去セレクタ、１２……加算器、１３
……第１のシフトレジスタ、１４……縦セレク
タ、１６……第２のシフトレジスタ、１７……縦
和レジスタ、１８……減算器、１９……加算器、
２０……横セレクタ、２２……減算器、２３……
累積和レジスタ。

Claims

【特許請求の範囲】１画像を２次元走査して得られる時系列な画素
データを順次シフト入力して一時記憶すると共
に、ｎラインのうち任意の１ラインから出力デー
タを出力する（Ｍ画素×ｎライン）段の第１の記
憶手段と、加算データを順次シフト入力して一時記憶する
と共にＭ段のタツプのうち任意の１つのタツプか
らタツプ出力データを出力するＭ段の第２の記憶
手段と、この第２の記憶手段の最終段の出力データに前
記第１の記憶手段に入力される画素データを加算
すると共に前記第１の記憶手段の出力データを減
算して前記加算データを求める第１の演算手段
と、累積和データを一時記憶する第３の記憶手段
と、この第３の記憶手段からの出力データに前記第
２の記憶手段の入力データを加算すると共に前記
第２の記憶手段のタツプ出力データを減算して前
記累積和データを求める第２の演算手段と、を具備したことを特徴とする画像処理装置。２第１乃至第３の記憶手段は、それぞれ時系列
な画像データのクロツクによりデータ転送駆動さ
れるものである特許請求の範囲第１項記載の画像
処理装置。３第１の記憶手段は、前記時系列な画素データ
を順次シフト入力して一時記憶する（Ｍ画素×ｎ
ライン）段のシフトレジスタと、これらのシフト
レジスタのｎラインの出力データのうち、任意の
１ラインの出力データを選択的に取出すセレクタ
とからなるものであることを特徴とする特許請求
の範囲第１項記載の画像処理装置。４第２の記憶手段は、前記加算データを順次シ
フト入力して一時記憶するＭ段のシフトレジスタ
と、このシフトレジスタのＭ段のタツプ出力デー
タのうち任意の１つのタツプ出力データを選択す
るセレクタとからなるものであることを特徴とす
る特許請求の範囲第１項記載の画像処理装置。