JPH0534711B2

JPH0534711B2 -

Info

Publication number: JPH0534711B2
Application number: JP58123008A
Authority: JP
Inventors: Shoichi Kojima; Takashi Tsunekawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-07-06
Filing date: 1983-07-06
Publication date: 1993-05-24
Also published as: JPS6015782A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は画像中の小領域の特徴を効果的に抽出
することの可能な簡易で実用性の高い構成の画像
処理装置に関する。

〔発明の技術的背景とその問題点〕

物体表面の粒度や傷検査等を行う場合、しばし
ば上記検査対象を画像入力し、その画像の一定面
積内に含まれる検査対象の数や上記検査対象の面
積の総和を求めると云う画像処理が良く利用され
る。このような画像処理において、従来一般的に
はその処理時間を短くする為に、検査対象である
全領域を複数の小領域に分割し、各小領域内でそ
れぞれ所定の画像処理が行われている。しかし、
このような処理法は、画像中の検査対象がその画
像の全域に亘つて均一に分布している場合には非
常に効果的であるが、例えば第１図に示すように
分布の片寄りが在る場合、どの小領域を検査する
かによつて問題が生じる。

即ち、第１図に示すように（Ｍ×Ｎ）画素から
なる検査対象画像１の（ｍ×ｎ）画素からなる小
領域２に着目し、この小領域２内における傷３の
数を計数して検査結果を得るものとすると、上記
小領域２の設定位置によつては第２図ａ，ｂに示
すように傷３の数が異つてくる。この為、同じ画
像１を処理（検査）しているにも拘らず、その検
査結果が合格になる場合と、不合格になる場合と
が生じ、甚だ具合が悪い。この為、従来にあつて
は、検査対象が不均一に分布している場合には、
対象画像１の全域に亘つて画像処理することが必
要とされていた。

〔発明の目的〕

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、検査対象の不均
一な画像に対しても局所的に簡易に、且つ高速に
誤差のない検査結果を得ることのできる実用性の
高い画像処理装置を提供することにある。

〔発明の概要〕

本発明は（Ｍ×Ｎ）画素からなる画像を２次元
走査して得られる時系列な入力画素データを｛Ｍ
×（ｎ−１）｝段遅延すると共に、更にこれをｍ段
遅延し、上記（ｎ−１）ライン遅延された画素デ
ータと現出力画素データおよびＭ段の記憶手段に
格納された加算画素データとから（ｎ−１）ライ
ンに亘る各画素列の加算画素データを漸化的に求
めてこれを上記Ｍ段の記憶手段に格納し、累積和
レジスタに格納されるデータ、上記処理過程で得
られる（ｎ−１）ラインに亘る画素列の加算画素
データおよび前記ｍ段遅延されたデータ等から上
記累積和レジスタに（ｍ×ｎ）画素からなる小領
域の特徴情報（累積和データ）を漸化的に得るよ
うにしたものである。

〔発明の効果〕

従つて本発明によれば、簡易にして高速に画像
に対する（ｍ×ｎ）画素からなる小領域の累積和
データを漸化的に求めることが可能となる。しか
も、上記小領域位置を画像の全領域に対してそれ
ぞれ設定して、各位置における上記累積和データ
を各々高精度に求めることができる。故に、任意
の小領域から処理対象画像の情報を正確に得るこ
とができ、その実用的利点は絶大である。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき
説明する。

第３図は本装置における演算原理を示すもの
で、１は（Ｍ×Ｎ）画素からなる処理対象画像、
２は演算処理の対象となる（ｍ×ｎ）画素の小領
域を示している。また４は、上記小画像１を２次
元走査して得られる時系列な画素をそれぞれ示し
ている。また図中５は、上記領域６の（ｎ−１）
ライン分の縦方向の加算データ、つまり縦方向ｎ
画素のデータ和を仮想的に示したものである。
尚、図中６は上記小領域３の最上ラインを除いた
｛ｍ×（ｎ−１）｝画素からなる部分領域を示して
いる。

今、ここで、既に（ｍ×ｎ）画素からなる小領
域２の累積和〓_i-1,jが求められ、また前記部分領
域６における各列（縦方向）のデータ和S_i-n,j、
S_i-n+1,j〜S_i-1,jがそれぞれ求められているものと
する。そして、次に計算すべき小領域２が、右に
１画素分ずれるものとする。この場合、走査によ
つて新しく、（ｉ、ｊ）なる画素のデータd_i,jが入
力され、このデータを用いて、その列のｎ画素分
のデータ和T_i,jが計算される。更にこのデータの
和T_i,jから、最上ラインを除く（ｎ−１）画素分
のデータの和S_i,jが計算されることになる。この
計算は、既に求められているその列の（ｎ−１）
画素分のデータの和S_i,j-1に、上記入力画素デー
タd_i,jを加算することにより行われ、 T_i,j＝S_i,j-1＋d_i,j として、前記ｎ画素分のデータの和が求められ
る。更に（ｎ−１）画素分のデータの和S_i,jは S_i,j＝T_i,j−d_i,j-(o-1) ＝S_i,j-1＋d_i,j−d_i,j-(o-1) として求められる。そして、この新らしく求めら
れた加算データT_i,jを、先に求められた小領域２
の累積和〓_i-1,jに加え、この先の追加によつて先
の小領域２の最左端列を消去して新たな１画素分
右にシフトした小領域２が設定されることから、
前記部分領域６の最左端列のデータの和S_i-n,jお
よび小領域２の最左端列・最上行の画素データ
d_i-n,j-o-1を差し引くことによつて〓_i,j＝〓_i-1,j＋T_i,j−S_i-n,j −d_i-n,j-(o-1) として、新たな小領域２の累積和データが求めら
れる。つまり、画像１の２次元走査によつて、新
たな画素データd_i,jが入力される都度、上述した
計算処理を行えば、上記画素位置（ｉ、ｊ）によ
つて規定される（ｍ×ｎ）画素からなる小領域２
の累積和を高速度に逐次求めることができる。

第４図はこのようにして画像処理を実行する本
発明の実施例装置の概略構成図である。

画像メモリ等に一時記憶された（Ｍ×Ｎ）画素
からなる処理対象画像のデータは、図示しない制
御装置等により２次元的にラスタ走査されて順次
時系列に読出され、その系列な入力画素データ
d_i,jは加算器１１に導びかれると共に｛Ｍ画素×
（ｎ−１）ライン｝段の第１の記憶手段であるシ
フトレジスタ１２に導びかれる。このシフトレジ
スタ１２は、前記画素データのクロツクによつて
データ転送駆動されるもので、１ラインＭ段から
なるシフトレジスタ１２ａを（ｎ−１）個縦続に
接続したものとなつている。このシフトレジスタ
１２により、前記画素データは１つのシフトレジ
スタ１２ａを介する都度１ライン分遅延され、つ
まりＭ画素タイミング遅延されている。そして、
上記シフトレジスタ１２を介して遅延された画素
データは、減算器１３に導びかれると共に、第２
の記憶手段（シフトレジスタ）１４に供給され、
ｍ画素分、遅延されるようになつている。

ところで、上記減算器１３の出力を画像の縦方
向（ｎ−１）画素の加算データとして入力するＭ
段の第３の記憶手段（シフトレジスタ）１５は、
上記加算データを前記画像データの入力タイミン
グに同期して転送し、これを１ライン遅延して出
力する如く構成されている。そして、このシフト
レジスタ１５の出力データは前記加算器１１に帰
還されている。この加算器１１は、上記１ライン
遅延された加算データに現入力画素データを加算
するもので、これによりｎ画素の縦方向加算デー
タT_i,jが求められている。そして、この加算デー
タT_i,jは前記減算器１３に導かれ、前記（ｎ−１）
ライン遅延された画素データが差引かれ、結局
（ｎ−１）画素の加算データとして前記第３のシ
フトレジスタ１５に入力される。つまり、（ｎ−
１）ライン前の画素データが取除かれ、且つ新ら
しい現入力画素データが加算されて、縦方向に１
画素ずれた新たな（ｎ−１）画素の加算データと
してシフトレジスタ１５に入力されている。これ
により、シフトレジスタ１５には常に新らしい
（ｎ−１）画素の加算データS_i,jが漸化的に画素位
置対応して格納されるようになつている。

一方、上記加算器１１にて求められたｎ画素分
の縦方向加算データT_i,jは加算器１６に導びかれ、
第４の記憶手段である累積和レジスタ１７の出力
データに加算されている。またシフトレジスタ１
５のｍ段目のタツプ出力データは減算器１８に導
びかれ、前記加算器１６の出力データより差引か
れている。更に減算器１９は、上記減算器１８の
出力データから前記シフトレジスタ１４の出力デ
ータを差引いている。前記累積和レジスタ１７
は、これらの加算器１６、減算器１８，１９によ
り求められたデータを現入力データの画素位置
（ｉ、ｊ）を基準位置とする（ｍ×ｎ）画素の累
積和データ〓_i,jとしてこれを一時記憶するもので
ある。

このように構成された装置によれば、先ずシフ
トレジスタ１２，１４，１５，１７を全て“０”
にリセツトしたのち、２次元走査された時系列な
画素データd_i,jを入力する。これによりシフトレ
ジスタ１２には、上記画素データd_i,jが順次格納
されていくことになる。このとき、シフトレジス
タ１２から順次読出されるデータは全て零（０）
であるから、最初に入力される１ライン分の画素
データはそのまま順次シフトレジスタ１５に格納
されることになる。そして、次の１ライン（第２
ライン）の画素データの入力時には、前記シフト
レジスタ１２から読出されるデータが零（０）で
あり、且つシフトレジスタ１５からは１ライン前
の同じ行アドレスのデータが読出されるから、シ
フトレジスタ１５には、第１および第２ラインの
画素データが行アドレス位置対応して加算された
データがそれぞれ格納されることになる。このよ
うにして、（ｎ−１）ラインの画素データが時系
列に入力されてシフトレジスタ１５には、（ｎ−
１）ライン分の画素データがそれぞれ縦方向に加
算されたデータS_1,o-1，S_2,o-1〜S_M,o-1がそれぞれ
格納されることになる。その後、第ｎライン目の
画素データの入力時からは、前記シフトレジスタ
１２から（ｎ−１）ライン遅延された画素データ
が読出されることになる。このとき、加算器１１
では、シフトレジスタ１５の出力データに、現入
力データd_i,jを加算するので、その出力はｎライ
ン分、縦方向に加算したデータT_i,jとなる。この
データT_i,jに対して前記シフトレジスタ１２から
の出力データが減算器１３にて差引かれるので、
結局この減算器１３からシフトレジスタ１５に
は、新たな（ｎ−１）画素分の加算データS_i,jが S_i,j＝S_i,j-1＋d_i,j−d_i,j-(o-1) として与えられることになる。つまり、シフトレ
ジスタ１５には、（ｎ−１）画素の漸化的加算デ
ータが順次格納されることになる。

一方、累積和レジスタ１７には、画素データの
入力に伴つて、画素データd_1,1が加算器１１，１
６および減算器１８，１９を介して格納され、ｍ
画素目のデータが入力されるまで、そのデータが
順次累積される。そして、その後は、ｍ画素前の
データが順次減算されたｍ画素の累積和が格納さ
れる。そして第２ラインから第（ｎ−１）ライン
の入力時まで、その累積処理が繰返えされる。そ
の後、第ｎラインのデータの入力時には、既にシ
フトレジスタ１５には、各縦方向ｎ−１画素の加
算データＳがそれぞれ格納されており、且つ、シ
フトレジスタ１４を介して遅延出力が得られるこ
とから、上記第ｎラインの第ｍ画素の入力時にお
いて、累積和レジスタ１７には（ｍ×ｎ）画素か
らなる第１の小領域の累積和〓_i,jが求められるこ
とになる。つまり各縦方向加算データT_i,jに従つ
て、その累積値である小領域２の累積和データが
求められることになる。その後、画素データが入
力される都度、減算器１８にて一画素前の縦方向
（ｎ−１）画素の加算データＳが減算されると共
に、減算器１９にてｍ画素（ｎ−１）行前の画素
データが減算されるので、前述したように、〓_i,j＝〓_i-1,j＋T_i,j−S_i-n,j −d_i-n,j-(o-1) として、１画素分ずれた小領域の累積和データ〓
_ｉ，ｊが順次求められ、累積和レジスタ１７に格納さ
れて出力されることになる。

以上のように本装置によれば、２次元走査して
時系列に入力される画素データに伴い、そのデー
タ入力画素位置によつて定まる（ｍ×ｎ）画素か
らなる小領域の累積和データを順次求めることが
できる。しかも、リアルタイムにその演算処理を
高速に実行することができる。従つて、処理の対
象とする画像１の全域に亘つて、それぞれ小領域
を１画素ずつずらし乍ら設定して、その小領域に
おける情報を正確に得ることが可能となる。故に
従来問題となつた検査対象の不均一な分布による
誤つた検査結果を得ることがなく、またこのよう
な誤りを防ぐ為に小領域の設定に工夫を施す等の
不具合も全くない。そして、従来、全画像領域の
検査に（Ｍ×Ｎ×ｍ×ｎ）回もの膨大な計算処理
を必要とする（ｍ×ｎ）の連続的な累積和処理
の、高速演算方式によるリアルタイム化を可能と
する。しかも上述したように（ｎ−１）ライン
分、およびｍ画素分の遅延処理を行うだけでハー
ドウエア構成も簡単であり、その実用的利点が絶
大である。また、上述の如く小領域の大きさを任
意制定できるので、処理対象としての画像への汎
用性が非常に高く、柔軟な画像処理を可能とす
る。更には濃淡画像を処理対象とする場合には、
その局所的な濃度和計算が可能であり、これによ
つて所謂ムラのある画像のダイナミツクな２値化
処理を行い得る。

尚、本発明は上記実施例に限定されるものでは
ない。例えばシフトレジスタ１２の構成ライン数
ｎは仕様に応じて定めればよいものである。また
シフトレジスタに代えてRAMを用い、この
RAMのアクセスを制御して同様な処理を行うよ
うにしてもよい。また加算、累積和処理を、並列
的に設けた複数の演算回路を用いてそれぞれ同時
に行わしめることにより、異なるｍ，ｎの多種小
領域に対する画像処理を並列的に行わしめること
も可能である。以上要するに本発明はその要旨を
逸脱しない範囲で種々変形して実施することがで
きる。

【図面の簡単な説明】

第１図および第２図ａ，ｂは画像処理における
問題点を説明する為の画像と小領域との関係を示
す図、第３図は本発明の処理概念を示す図、第４
図は本発明の一実施例装置の概略構成図である。１１……加算器、１２……第１のシフトレジス
タ、１３……減算器、１４……第２のシフトレジ
スタ、１５……第３のシフトレジスタ、１６……
加算器、１７……累積和レジスタ、１８，１９…
…減算器。

Claims

【特許請求の範囲】１（Ｍ×Ｎ）画素（Ｍ、Ｎ：任意の整数）から
なる画像を２次元走査して得られる時系列な入力
画素データを｛Ｍ×（ｎ−１）｝段（ｎ≦Ｎ：整
数）遅延する第１の記憶手段と、この｛Ｍ×（ｎ
−１）｝段遅延された前記入力画素データを更に
ｍ段（ｍ≦Ｍ：整数）遅延する第２の記憶手段
と、与えられた加算画素データをＭ段遅延する第
３の記憶手段と、このＭ段遅延された加算画素デ
ータに前記入力画素データを加算すると共に前記
第１の記憶手段による｛Ｍ×（ｎ−１）｝段遅延さ
れた入力画素データを減算して新たな加算画素デ
ータを生成して前記第３の記憶手段に与える第１
の演算手段と、与えられた累積和データを一時記
憶する第４の記憶手段と、この第４の記憶手段に
一時記憶された累積和データに前記第３の記憶手
段によりＭ段遅延された加算画素データおよび前
記入力画素データを加算した加算データを得ると
共に、この加算データから前記第３の記憶手段の
ｍ段目のタツプ出力であるｍ段遅延された加算画
素データおよび前記第２の記憶手段によりｍ段遅
延された入力画素データをそれぞれ減算して新た
な累積和データを生成して前記第４の記憶手段に
与える第２の演算手段とを具備し、前記（Ｍ×
Ｎ）画素からなる画像中の（ｍ×ｎ）画素からな
る小領域の特徴情報を得ることを特徴とする画像
処理装置。２第１乃至第４の記憶手段は、それぞれ時系列
な入力画素データのクロツクに同期してデータ転
送駆動されるシフトレジスタにより構成されるも
のである特許請求の範囲第１項記載の画像処理装
置。３第１および第２の演算手段は、第３の記憶手
段によりＭ段遅延された加算画素データと入力画
素データとの加算データを共通に求め、この加算
データをそれぞれ利用して所定の演算処理を実行
するものである特許請求の範囲第１項記載の画像
処理装置。