JPH03759Y2 - - Google Patents
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- Publication number
- JPH03759Y2 JPH03759Y2 JP15311583U JP15311583U JPH03759Y2 JP H03759 Y2 JPH03759 Y2 JP H03759Y2 JP 15311583 U JP15311583 U JP 15311583U JP 15311583 U JP15311583 U JP 15311583U JP H03759 Y2 JPH03759 Y2 JP H03759Y2
- Authority
- JP
- Japan
- Prior art keywords
- current
- terminal
- switch
- differential
- resistance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000004065 semiconductor Substances 0.000 claims 5
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は例えば複数の定電流源を設けて入力
デジタル信号に応じてその定電流源を選択出力し
て加算することによつてアナログ変換信号を得る
ようにしたデジタルアナログ変換器などに用いら
れる電流切替器に関する。
デジタル信号に応じてその定電流源を選択出力し
て加算することによつてアナログ変換信号を得る
ようにしたデジタルアナログ変換器などに用いら
れる電流切替器に関する。
従来のこの種の電流切替器は第１図に示すよう
にFETQ1，Q2のソースが互に接続され、その接
続点は定電流源１１を通じて負の電源端子１２に
接続され、FETQ1，Q2のドレインは出力端子１
３，１４とされる。この差動型FETスイツチ１
５を駆動するため差動型スイツチ駆動回路１６が
設けられる。差動型スイツチ駆動回路１６におい
てNPN形トランジスタQ3，Q4のエミツタは互に
接続されて定電流源１７を通じて電源端子１２に
接続され、各コレクタはそれぞれ抵抗器１８，１
９を通じて電源端子２１に接続される。トランジ
スタQ3，Q4の各ベースは入力端子２２，２３と
され、これら入力端子２２，２３間に切替信号が
印加される。スイツチ駆動回路１６の出力端子は
トランジスタQ3のコレクタであつて、差動型
FETスイツチ１５の一方の入力端子２５、即ち
FETQ2のゲートに接続される。差動型FETスイ
ツチ１５の他方の入力端子２４は可変電源２６に
接続される。
にFETQ1，Q2のソースが互に接続され、その接
続点は定電流源１１を通じて負の電源端子１２に
接続され、FETQ1，Q2のドレインは出力端子１
３，１４とされる。この差動型FETスイツチ１
５を駆動するため差動型スイツチ駆動回路１６が
設けられる。差動型スイツチ駆動回路１６におい
てNPN形トランジスタQ3，Q4のエミツタは互に
接続されて定電流源１７を通じて電源端子１２に
接続され、各コレクタはそれぞれ抵抗器１８，１
９を通じて電源端子２１に接続される。トランジ
スタQ3，Q4の各ベースは入力端子２２，２３と
され、これら入力端子２２，２３間に切替信号が
印加される。スイツチ駆動回路１６の出力端子は
トランジスタQ3のコレクタであつて、差動型
FETスイツチ１５の一方の入力端子２５、即ち
FETQ2のゲートに接続される。差動型FETスイ
ツチ１５の他方の入力端子２４は可変電源２６に
接続される。
入力端子２２が負側、端子２３が正側となるよ
うにスイツチ制御信号を印加すると、トランジス
タQ3がオフとなりトランジスタQ4がオンとなつ
て入力端子２５が入力端子２４よりも高レベルと
なつてFETQ2が導通し、FETQ1がオフとなる。
逆に入力端子２２を正側、入力端子２３を負側と
なる制御信号が印加されると、トランジスタQ3
がオンとなつてFETQ2のゲートが入力端子２４
よりも低レベルとなつてFETQ2がオフとなつて
FETQ1がオンとなる。このようにして出力端子
１３に対し、定電流源１１の定電流を切替え供給
することができる。
うにスイツチ制御信号を印加すると、トランジス
タQ3がオフとなりトランジスタQ4がオンとなつ
て入力端子２５が入力端子２４よりも高レベルと
なつてFETQ2が導通し、FETQ1がオフとなる。
逆に入力端子２２を正側、入力端子２３を負側と
なる制御信号が印加されると、トランジスタQ3
がオンとなつてFETQ2のゲートが入力端子２４
よりも低レベルとなつてFETQ2がオフとなつて
FETQ1がオンとなる。このようにして出力端子
１３に対し、定電流源１１の定電流を切替え供給
することができる。
このような動作を正しく行わせるため、次のよ
うに調整される。まずトランジスタQ3をオフと
して端子２５に端子２１の電源電圧を与えて
FETQ2をオンとし、その状態で電源２６の電圧
を調整して端子２４に与える電位を徐々に下げ、
これをFETQ1がオフとなるまで行う。その後ト
ランジスタQ3をオンとし、更に定電流源１７の
電流を徐々に増加してFETQ2がオフとなるまで
電流源１７の電流を増加する。このようにして入
力端子２４に印加する電圧に対して入力端子２５
の電圧がΔVだけ高レベルでFETQ2がオンとな
り、入力端子２４に対して入力端子２５がΔVだ
け低い場合にFETQ1がオンとなる。
うに調整される。まずトランジスタQ3をオフと
して端子２５に端子２１の電源電圧を与えて
FETQ2をオンとし、その状態で電源２６の電圧
を調整して端子２４に与える電位を徐々に下げ、
これをFETQ1がオフとなるまで行う。その後ト
ランジスタQ3をオンとし、更に定電流源１７の
電流を徐々に増加してFETQ2がオフとなるまで
電流源１７の電流を増加する。このようにして入
力端子２４に印加する電圧に対して入力端子２５
の電圧がΔVだけ高レベルでFETQ2がオンとな
り、入力端子２４に対して入力端子２５がΔVだ
け低い場合にFETQ1がオンとなる。
このように第１図に示した電流切替器において
は最低２回の調整を必要するが、実際には最初に
電源２６の電圧の設定時においても１回で必ずし
も良好な値にはならず、繰返し調整をする必要が
あり、従つて先に述べたDA変換器のように多数
の電流源を設けてその出力をオン、オフするため
の電流切替器として使用するにはそのすべての電
流切替器の調整に多くの手数を必要とする欠点が
ある。
は最低２回の調整を必要するが、実際には最初に
電源２６の電圧の設定時においても１回で必ずし
も良好な値にはならず、繰返し調整をする必要が
あり、従つて先に述べたDA変換器のように多数
の電流源を設けてその出力をオン、オフするため
の電流切替器として使用するにはそのすべての電
流切替器の調整に多くの手数を必要とする欠点が
ある。
一方従来において第２図に第１図と対応する部
分に同一符号を付けて示すように、スイツチ駆動
回路１６のトランジスタQ3，Q4の各コレクタを
差動型FETスイツチ１５の入力端子２５，２４
にそれぞれ接続したものもある。この場合におい
てはスイツチ駆動回路のトランジスタQ3，Q4の
一方のコレクタが高レベルの時、他方のコレクタ
は低レベルとなつているため、スイツチ駆動回路
のトランジスタQ3，Q4のオンオフ状態を切替え
ることによつてFETQ1，Q2のオンオフ状態を切
替えることができる。
分に同一符号を付けて示すように、スイツチ駆動
回路１６のトランジスタQ3，Q4の各コレクタを
差動型FETスイツチ１５の入力端子２５，２４
にそれぞれ接続したものもある。この場合におい
てはスイツチ駆動回路のトランジスタQ3，Q4の
一方のコレクタが高レベルの時、他方のコレクタ
は低レベルとなつているため、スイツチ駆動回路
のトランジスタQ3，Q4のオンオフ状態を切替え
ることによつてFETQ1，Q2のオンオフ状態を切
替えることができる。
この場合におけるスイツチ動作の調整は、例え
ばトランジスタQ3をオン、トランジスタQ4をオ
フの状態として電流源１７の電流をゼロとし、
FETQ1，Q2は共にオンの状態とし、この状態よ
り電流源１７の電流を増加し、これに伴つて
FETQ2の電位が下つてきてFETQ2がオフとなる
まで電流を増加する。この回路は１回の調整で済
む特徴がある。しかし出力端子１３側に接続され
ているFETQ1のゲート、つまり入力端子２４は
FETスイツチ１５の切替動作ごとにゲート電位
が変化し、これがスパイク状に雑音として出力端
子１３に現われ、出力波形の品質を劣化させる欠
点があつた。
ばトランジスタQ3をオン、トランジスタQ4をオ
フの状態として電流源１７の電流をゼロとし、
FETQ1，Q2は共にオンの状態とし、この状態よ
り電流源１７の電流を増加し、これに伴つて
FETQ2の電位が下つてきてFETQ2がオフとなる
まで電流を増加する。この回路は１回の調整で済
む特徴がある。しかし出力端子１３側に接続され
ているFETQ1のゲート、つまり入力端子２４は
FETスイツチ１５の切替動作ごとにゲート電位
が変化し、これがスパイク状に雑音として出力端
子１３に現われ、出力波形の品質を劣化させる欠
点があつた。
この考案はこのような点より調整が簡単でしか
も出力側のFETのゲートは一定電圧が印加され、
出力にスパイク雑音が混入することがない電流切
替器を提供するものである。
も出力側のFETのゲートは一定電圧が印加され、
出力にスパイク雑音が混入することがない電流切
替器を提供するものである。
次にこの考案による電流切替器の実施例を第３
図を参照して説明する。第３図において第１図及
び第２図と対応する部分には同一符号を付けてあ
る。この実施例においては差動型FETスイツチ
１５の入力端子２４，２５はそれぞれ抵抗素子２
８，２９を通じて電源端子２１に接続される。ま
た可変電流分配回路３１が設けられる。即ち可変
電流分配回路３１はNPN形トランジスタQ5，Q6
を備え、これらトランジスタQ5，Q6の各エミツ
タは可変電流源１７を通じて電源端子１２に接続
され、この例においては各ベースは互に接続され
て電源端子３２に接続されている。トランジスタ
Q5，Q6にそれぞれ電流源１７の電流の１／２の
電流が出力される。この分配比を保持した状態で
出力電流を増減することができるようにされる。
分配電流の一方、即ちトランジスタQ5のコレク
タ電流は抵抗素子２８に供給される。そのためこ
のトランジスタQ5のコレクタはFETスイツチ１
５の入力端子２４に接続される。分配電流の他
方、即ちトランジスタQ6のコレクタ電流は差動
型スイツチ駆動回路１６の切替電流として供給さ
れ、即ちトランジスタQ6のコレクタはトランジ
スタQ3，Q4のエミツタに接続される。抵抗素子
２８の抵抗値をR1、抵抗素子２９の抵抗値をR2
とし、かつ R1＝１／２R2 に選定されている。
図を参照して説明する。第３図において第１図及
び第２図と対応する部分には同一符号を付けてあ
る。この実施例においては差動型FETスイツチ
１５の入力端子２４，２５はそれぞれ抵抗素子２
８，２９を通じて電源端子２１に接続される。ま
た可変電流分配回路３１が設けられる。即ち可変
電流分配回路３１はNPN形トランジスタQ5，Q6
を備え、これらトランジスタQ5，Q6の各エミツ
タは可変電流源１７を通じて電源端子１２に接続
され、この例においては各ベースは互に接続され
て電源端子３２に接続されている。トランジスタ
Q5，Q6にそれぞれ電流源１７の電流の１／２の
電流が出力される。この分配比を保持した状態で
出力電流を増減することができるようにされる。
分配電流の一方、即ちトランジスタQ5のコレク
タ電流は抵抗素子２８に供給される。そのためこ
のトランジスタQ5のコレクタはFETスイツチ１
５の入力端子２４に接続される。分配電流の他
方、即ちトランジスタQ6のコレクタ電流は差動
型スイツチ駆動回路１６の切替電流として供給さ
れ、即ちトランジスタQ6のコレクタはトランジ
スタQ3，Q4のエミツタに接続される。抵抗素子
２８の抵抗値をR1、抵抗素子２９の抵抗値をR2
とし、かつ R1＝１／２R2 に選定されている。
この構成において、この電流切替器を調整する
にはFETQ2をオフ、Q1をオンとし、つまりトラ
ンジスタQ3をオンとし、この状態で電流源１７
の電流Ｉをゼロから増加する。即ち当初において
はFETQ1，Q2の入力端子２４，２５は電源端子
２１の電圧が与えられ、共にオン状態であるが、
電流Ｉを増加するに従つて抵抗素子２８における
電圧降下よりも抵抗素子２９における電圧降下
が、先に述べた抵抗値のために２倍であるため、
最初端子２４の電圧と端子２５の電圧が等しい
が、電流Ｉの増加に従つて端子２５の電圧が端子
２４の電圧よりも下り、その差が大きくなつてき
て遂に、FETQ2がオフ、FETQ1がオンとなる。
この状態で調整が終了するが、この時端子２５に
対し端子２４はΔVだけ高い。
にはFETQ2をオフ、Q1をオンとし、つまりトラ
ンジスタQ3をオンとし、この状態で電流源１７
の電流Ｉをゼロから増加する。即ち当初において
はFETQ1，Q2の入力端子２４，２５は電源端子
２１の電圧が与えられ、共にオン状態であるが、
電流Ｉを増加するに従つて抵抗素子２８における
電圧降下よりも抵抗素子２９における電圧降下
が、先に述べた抵抗値のために２倍であるため、
最初端子２４の電圧と端子２５の電圧が等しい
が、電流Ｉの増加に従つて端子２５の電圧が端子
２４の電圧よりも下り、その差が大きくなつてき
て遂に、FETQ2がオフ、FETQ1がオンとなる。
この状態で調整が終了するが、この時端子２５に
対し端子２４はΔVだけ高い。
この時端子２４の電圧は
Ｉ／２R1
端子２５の電圧は
１／２IR2＝Ｉ／２×2R1
となり、これら端子２４及び２５の電圧比
Vg1／Vg2＝１／２
となり、この時スイツチ駆動回路１６を反転して
トランジスタQ3をオフ、トランジスタQ4をオン
とすると端子２５側が端子２４に対して先のΔV
だけ大となつてFETQ2がオン、FETQ1がオフと
なる。
トランジスタQ3をオフ、トランジスタQ4をオン
とすると端子２５側が端子２４に対して先のΔV
だけ大となつてFETQ2がオン、FETQ1がオフと
なる。
電流切替スイツチ１５に対して要求される特性
は第４図に示すように入力電圧Vi、つまり端子２
４と２５との電位差Vg1−Vg2が入力端子２４の
電圧Vg1を中心にして電流源１１の電流が小さい
場合は曲線３４，３５に示すようにVg1に対して
対称となり、また電流源１１の電流が大きい場合
は曲線３６，３７に示すようにやはり同一とな
り、しかも対称となつてその立上り、出力電流I0
がそれぞれ定電流Isに達するまでの必要な入力、
つまり端子２４に対する端子２５の電圧変化の最
低値が電流Isが大きい程大きくなる。
は第４図に示すように入力電圧Vi、つまり端子２
４と２５との電位差Vg1−Vg2が入力端子２４の
電圧Vg1を中心にして電流源１１の電流が小さい
場合は曲線３４，３５に示すようにVg1に対して
対称となり、また電流源１１の電流が大きい場合
は曲線３６，３７に示すようにやはり同一とな
り、しかも対称となつてその立上り、出力電流I0
がそれぞれ定電流Isに達するまでの必要な入力、
つまり端子２４に対する端子２５の電圧変化の最
低値が電流Isが大きい程大きくなる。
このような関係が先に述べたようにFETQ2を
オフとした状態で電流源１７の電流Ｉを０より増
加することによつて１度の調整によつて得られ
る。しかも電流の切替動作においては端子２４の
電圧Vg1は一定値が与えられており、従つて出力
端子１３に電流切替動作に基づくスパイク雑音は
現れない。
オフとした状態で電流源１７の電流Ｉを０より増
加することによつて１度の調整によつて得られ
る。しかも電流の切替動作においては端子２４の
電圧Vg1は一定値が与えられており、従つて出力
端子１３に電流切替動作に基づくスパイク雑音は
現れない。
可変電流分配回路３１として可変電流源１７を
省略してその替りに第５図に示すように可変抵抗
器３８を接続してその抵抗値を変化させてもよ
い。また第３図、第５図の構成において例えば第
６図に示すように電流分配回路３１においてトラ
ンジスタQ5，Q6のエミツタ間に可変抵抗器３９
の両端を接続し、可変抵抗器３９の可動子を可変
電流源１７に接続して可変抵抗器３９を調整して
トランジスタQ5，Q6に流れる電流を等しく制御
することもできる。また上述においては抵抗素子
２８に対して抵抗素子２９の抵抗値を２倍とした
が、抵抗素子２８，２９の抵抗値を同一値とし、
抵抗素子２９に流れる電流を抵抗素子２８に流れ
る電流の２倍となるように電流分配回路３１を構
成してもよい。要するに抵抗素子２８に発生する
電圧降下の変化よりも、抵抗素子２９に発生する
電圧降下が大きくなるようにすればよい。差動型
FETスイツチ１５の代りに差動型トランジスタ
スイツチを用いてもよい。つまりFETQ1，Q2の
代りにバイポーラトランジスタを用いて構成して
もよい。
省略してその替りに第５図に示すように可変抵抗
器３８を接続してその抵抗値を変化させてもよ
い。また第３図、第５図の構成において例えば第
６図に示すように電流分配回路３１においてトラ
ンジスタQ5，Q6のエミツタ間に可変抵抗器３９
の両端を接続し、可変抵抗器３９の可動子を可変
電流源１７に接続して可変抵抗器３９を調整して
トランジスタQ5，Q6に流れる電流を等しく制御
することもできる。また上述においては抵抗素子
２８に対して抵抗素子２９の抵抗値を２倍とした
が、抵抗素子２８，２９の抵抗値を同一値とし、
抵抗素子２９に流れる電流を抵抗素子２８に流れ
る電流の２倍となるように電流分配回路３１を構
成してもよい。要するに抵抗素子２８に発生する
電圧降下の変化よりも、抵抗素子２９に発生する
電圧降下が大きくなるようにすればよい。差動型
FETスイツチ１５の代りに差動型トランジスタ
スイツチを用いてもよい。つまりFETQ1，Q2の
代りにバイポーラトランジスタを用いて構成して
もよい。
第１図及び第２図は従来の電流切替器を示す接
続図、第３図はこの考案による電流切替器の一例
を示す接続図、第４図は第３図における電流切替
器の入力に対する出力電流特性図、第５図は可変
電流分配回路の他の例を示す接続図、第６図はこ
の考案による電流切替器の他の例を示す接続図で
ある。 １１：定電流源、１２：電源端子、１３：出力
端子、１５：差動型FETスイツチ、１６：スイ
ツチ駆動回路、１７：可変電流源、３１：可変電
流分配回路。
続図、第３図はこの考案による電流切替器の一例
を示す接続図、第４図は第３図における電流切替
器の入力に対する出力電流特性図、第５図は可変
電流分配回路の他の例を示す接続図、第６図はこ
の考案による電流切替器の他の例を示す接続図で
ある。 １１：定電流源、１２：電源端子、１３：出力
端子、１５：差動型FETスイツチ、１６：スイ
ツチ駆動回路、１７：可変電流源、３１：可変電
流分配回路。
Claims (1)
- 差動型半導体スイツチと、その差動型半導体ス
イツチの共通接続端に接続された定電流源と、ス
イツチ制御信号により切替制御され、一方の出力
端が上記差動型半導体スイツチの第１入力端に接
続された差動型スイツチ駆動回路とを具備した電
流切替器において、上記差動型半導体スイツチの
第１、第２入力端と電源端子との間にそれぞれ接
続された第１、第２抵抗素子と、分配比を保持し
て出力電流を変化することができる電流分配回路
とを備え、その電流分配回路の一方の分配電流は
上記スイツチ駆動回路に切替電流として供給さ
れ、上記電流分配回路の他方の分配電流は上記第
２抵抗素子に供給され、上記電流分配回路の電流
の変化により、上記第１抵抗素子及び第２抵抗素
子における降下電圧の変化が第１抵抗素子の方が
大となるように選定されている電流切替器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15311583U JPS6061842U (ja) | 1983-09-30 | 1983-09-30 | 電流切替器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15311583U JPS6061842U (ja) | 1983-09-30 | 1983-09-30 | 電流切替器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061842U JPS6061842U (ja) | 1985-04-30 |
| JPH03759Y2 true JPH03759Y2 (ja) | 1991-01-11 |
Family
ID=30338847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15311583U Granted JPS6061842U (ja) | 1983-09-30 | 1983-09-30 | 電流切替器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061842U (ja) |
-
1983
- 1983-09-30 JP JP15311583U patent/JPS6061842U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061842U (ja) | 1985-04-30 |
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