JPH0376100A - 高速デジタル信号のサンプリング方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速デレベル等の高速伝送分野において高速デ
レベルのサンプリングが低速のクロックでもできる方法
及び装置に関する。

〔従来の技術とその課題〕

従来は第３図示のように高速デレベルＳ１とクロックＣ
ＬＫをフリップフロップＦＦに入力し、これよりクロッ
クＣＬＫに同期した信号Ｓ。を出力する方法及び装置で
あるため、クロックＣＬＫが高速の場合、第４図（ａ）
示のようにフリッププロップＦＦの入力信号（高速デレ
ベル）ＳＩに対し、フリップフロップＦＦより高速のク
ロックＣＬＫの立上りに同期した信号Ｓ０が得られ、高
速デレベルＳＩのサンプリングができるが、クロックＣ
ＬＫが低速の場合は第４図（ｂ）示のようにフリップフ
ロップＦＦの入力信号ＳＩに対し、フリップフロップＦ
Ｆより低速のクロックＣＩＪの立上りに同期した信号Ｓ
０が得られ、第４図（ａ）示の高速のクロックを用いた
場合と比較して解るように低速のクロックでは高速デジ
ナノレイ言号ＳＩのサンプリングができない。

高速デレベルＳＩのサンプリングができるようにするた
めには、クロックＣＬＫを高速デレベルＳ、の２倍以上
のクロックの速さが必要であり、その周辺回路の素子も
動作が速いものにする必要があるという課題があった。

〔課題を解決するための手段〕

本発明方法は上記の課題を解決するため、高速デレベル
のサンプリングにフリップフロ７ブと遅延素子を使用し
て当該信号の位相をずらし、同一クロックでサンプリン
グする方法を用いることにより低速のサンプリングロッ
クでも高速デレベルのサンプリングを可能にすることを
特徴とする。

本発明装置は同一課題を解決するため、第１図示のよう
に高速デレベルＳ＋とクロックＣＬＫを入力する第１７
リツプフロフプＦＰ、と、高速デレベルＳ、を順次遅延
させて出力する所要数の第１、第２…遅延素子ＲＥ、　
、　ＲＥ、…と、第１゜第２…遅延素子ＲＥ、　、　Ｒ
Ｅ、…の出力とクロックＣＬＫを入力する第２．第３…
フリップフロップＦＦ、　　、ＦＦ、…と、前記第１．
第２…フリップフロップＦＦ、　、　ＦＦ、…の出力Ａ
、Ｂ…を入力しそれらの出力Ａ、Ｂ…の人力により多数
決でＨレベルの信号ｓｈを出力する判定部ＪＰとよりな
る構成としたものである。

でＨレベルの信号ｓｈを出力する判定部ＪＰとよりなる
構成としたものである。

〔作　用〕

高速デレベルｓ１とクロックＣＬＫが第１フリップフロ
ップＦＦ、に入力され、これよりクロックＣＬＫの立上
りに同期してＨレベルの信号Ａが出力される。高速デレ
ベルＳ１は第１．第２…遅延素子ＲＥＩ　、　ＲＥｇ…
に順次入力されて遅延され、 各遅延素子ＲＥ、　、　ＲＥ、…の出力とクロックＣＬ
Ｋが第２．第３…フリップフロップＦＦ、、ＦＦｓ…に
入力され、これらの第２．第３…フリップフロップＦＦ
ｚ　　、　ＦＦｓ…よりクロックＣＩＪの立上りに同期
したＨレベルの信号Ｂ、Ｃ…が出力される。判別部ＪＰ
にはこれらの信号Ａ、Ｂ、Ｃ…が入力され、これらの信
号Ａ、Ｂ、Ｃ…の多数決でＨレベルの信号ｓｈが出力さ
れることになる。

でＨレベルの信号ｓｈが出力されることになる。

〔実施例〕

以下図面に基づいて本発明の詳細な説明する。

第１図は本発明方法及び装置の一実施例の構成を示すブ
ロック図で、Ｓ、は高速デレベル、ＣＬＫはこの実施例
の場合低速のクロックである。ＦＰ。

はこの高速デレベルＳＩと低速のクロックＣＬＫ（第２
図参照）を入力し、クロックＣＬＫの立上りに同期した
信号Ａ（第２図参照）を出力する第１フリフブフロンブ
、ＲＥＩ　、　ＲＥ、は高速デレベルＳ、を順次遅延さ
せる第１．第２遅延素子である。

Δｔ、は第１遅延素子ＲＥ＋により遅延される時間、Δ
ｔ２は第２遅延素子ＲＥｚにより遅延される時間（第２
図参照）である。

ｐｐｚは第１遅延素子ＲＥ、によりΔｔ１時間遅延され
た高速デレベルとクロックＣＬＫを入力し、クロックＣ
ＬＫの立上りに同期した信号Ｂ（第２図参照）を出力す
る第２フリツプフロツプ、ＦＦｓは第１．第２遅延素子
ＲＩＥ＋　、　ＲＥＩによりΔ１．＋Δｔ２時間遅延さ
れた高速デレベルとクロックＣＬＫを入力し、クロック
ＣＬＫの立上りに同期した信号Ｃ（第２図参照）を出力
する第３フリツプフロツプである。

判定部ＪＰはこれらの信号Ａ、Ｂ、Ｃを入力し、それら
の信号Ａ、Ｂ、Ｃの多数決でＨレベルの信号ｓｈを出力
するものである。この判定部ＪＰの動作表を次に示す。

この動作表より明らかなように判定部ＪＰの入力Ａ、Ｂ
、Ｃに対し、出力ｓｈは多数決で判定され、例えば入力
Ａ、Ｂ、Ｃが０．１．１レベルのとき出力は１レベル（
Ｈレベル〉となり、同様に１゜０．１レベルのとき１レ
ベル、１，１．０レベルのとき１レベル、１，１．１レ
ベルのとき１レベルとなる。

上記の槽底において高速デレベルＳＩと低速のクロック
ＣＬＫ　　（第２図参照）が第１フリップフロップＦＰ
、に入力され、これより低速のクロックＣＬＫの立上り
に同期したＨレベルの信号Ａが出力される。高速デレベ
ルＳ、は第１遅延素子ＲＢＩに入力されてΔｔ３時間遅
延され、更に第２遅延素子ＲＨ２に入力されてΔｔ２時
間遅延される。

第１遅延素子ＲＥ、の出力（Δ１．時間遅延された高速
デレベル、第２図参照）と低速のクロックＣＬＫが第２
フリツプフロツプＦＦｚに入力されてこれより低速のク
ロックＣＬＫの立上りに同期したＨレベルの信号Ｂ（第
２図参照）が出力される。

また、第２遅延素子ＲＥ、の出力（Δｔｌ＋Δｔ８時間
遅延された高速デレベル、第２図参照）と低速のクロッ
クＣＬＫが第３フリフブフロフプＦＦ３に入力されてこ
れより低速、のクロックＣＬＫの立上りに同期したＨレ
ベルの信号Ｃ（第２図参照）が出力される。

上記第１〜第３フリップフロップＦＦ、〜ＰＦ３の出力
Ａ、Ｂ、Ｃは判定部ＪＰに入力され、これらの信号Ａ、
Ｂ、Ｃの多数決でこれよりＨレベルの信号ｓｈが出力さ
れる。（第２図参照）。

かくして第２図示の高速デレベルＳ、は従来のように高
速のクロックや周辺回路の素子を動作の速い素子にしな
くても低速のクロックで容易にサンプリングができるこ
とになる。

〔発明の効果〕

上記の説明より明らかなように本発明によれば、高速デ
レベルのサンプリングにフリップフロップと遅延素子を
使用して当該信号の位相をずらし、同一クロックでサン
プリングする方法及び装置であるから、高速のクロック
や周辺回路の素子を動作の速い素子にしなくても、高速
デレベルのサンプリングを低速のクロックで容易に行う
ことができる。

【図面の簡単な説明】

第１図は本発明方法及び装置の一実施例の槽底を示すブ
ロック図、第２図は本発明の動作説明要タイミングチャ
ート、第３図は従来方法及び装置の一例の構成を示す図
、第４図（ａ）　、　（ｂ）はそれぞれ従来の高速、低
速のクロックを用いた場合の動作説明用タイミングチャ
ートである。 Ｓｌ……高速デレベル、ＣＬＫ……クロック、ＲＥ、　
、　ＲＥｔ…は第１．第２…遅延素子、ＦＦ、、ＦＦ２
…は第１．第２…フリップフロップ、Ａ、Ｂ…は第１．
第２…フリップフロップＦＦ、ＦＦｚ…の出力信号、Ｊ
Ｐ…判定部、ｓｈ…Ｈレベルの信号。 ップＦＦ、ＦＦｚ・・・・・・の出力信号、ＪＰ・・・
・・・判定部、ｓｈ・・・・・・Ｈレベルの信号。

Claims (2)

【特許請求の範囲】
1. （１）高速デジタル信号のサンプリングにフリップフロ
   ップと遅延素子を使用して当該信号の位相をずらし、同
   一クロックでサンプリングする方法を用いることにより
   低速のサンプリングロックでも高速デジタル信号のサン
   プリングを可能にすることを特徴とする高速デジタル信
   号のサンプリング方法。
2. （２）高速デジタル信号ｓ＿１とクロックＣＬＫを入力
   する第１フリップフロップＦＦ＿１と、高速デジタル信
   号Ｓ＿１を順次遅延させて出力する所要数の第１、第２
   …遅延素子ＲＥ＿１、ＲＥ＿２……と、第１、第２……
   遅延素子ＲＥ＿１、ＲＥ＿２……の出力とクロックＣＬ
   Ｋを入力する第２、第３……フリップフロップＦＦ＿２
   ＦＦ＿３……と、前記第１、第２……フリップフロップ
   ＦＦ＿１、ＦＦ＿２……の出力Ａ、Ｂ……を入力しそれ
   らの出力Ａ、Ｂ……の入力により多数決でＨレベルの信
   号Ｓｈを出力する判定部ＪＰとよりなる高速デジタル信
   号のサンプリング装置。