JPH0376560B2 - - Google Patents
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- JPH0376560B2 JPH0376560B2 JP57226606A JP22660682A JPH0376560B2 JP H0376560 B2 JPH0376560 B2 JP H0376560B2 JP 57226606 A JP57226606 A JP 57226606A JP 22660682 A JP22660682 A JP 22660682A JP H0376560 B2 JPH0376560 B2 JP H0376560B2
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- channel mis
- circuit
- mis transistor
- transistor
- channel
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、ダイナミツクシフト回路に関し、特
にCMIS回路によつて構成され単一のクロツクパ
ルスによつて動作可能なダイナミツクシフト回路
に関する。
にCMIS回路によつて構成され単一のクロツクパ
ルスによつて動作可能なダイナミツクシフト回路
に関する。
(2) 技術の背景
近年、半導体メモリあるいはマイクロコンピユ
ータ等のLSIにおいて省電力化のためにCMISプ
ロセスを用いて回路の構成するものが増加してい
る。ところが、CMIS回路はＮ−MISまたはＰ−
MIS等の単一チヤンネルの回路に比べて２倍また
は３倍程度の素子数または回路面積を要し、その
結果チツプ全体のサイズが大きくなるという傾向
がある。CMIS回路を小型化するためには内部回
路をダイナミツク回路とすることが有効な手段と
なり、特に近年のマイクロコンピユータ等のLSI
はその内部回路が同期型回路で構成されているこ
とを有効に利用する必要がある。
ータ等のLSIにおいて省電力化のためにCMISプ
ロセスを用いて回路の構成するものが増加してい
る。ところが、CMIS回路はＮ−MISまたはＰ−
MIS等の単一チヤンネルの回路に比べて２倍また
は３倍程度の素子数または回路面積を要し、その
結果チツプ全体のサイズが大きくなるという傾向
がある。CMIS回路を小型化するためには内部回
路をダイナミツク回路とすることが有効な手段と
なり、特に近年のマイクロコンピユータ等のLSI
はその内部回路が同期型回路で構成されているこ
とを有効に利用する必要がある。
(3) 従来技術と問題点
第１図ａはCMISプロセスを用いて構成される
従来形のトランスフアゲートを示す。この回路
は、第１図ａに示す互いに逆相のクロツクφおよ
びによつてそれぞれオンオフされるＮチヤネル
MISトランジスタ１およびＰチヤネルMISトラン
ジスタ２を並列接続した回路とバツフアアンプと
して動作するインバータ３を具備する。そして、
入力信号INはクロツク信号φおよびによつて
それぞれオンとされるトランジスタ１，２および
インバータ３を介して出力され、クロツク信号φ
およびに同期した出力信号OUTが得られる。
従来形のトランスフアゲートを示す。この回路
は、第１図ａに示す互いに逆相のクロツクφおよ
びによつてそれぞれオンオフされるＮチヤネル
MISトランジスタ１およびＰチヤネルMISトラン
ジスタ２を並列接続した回路とバツフアアンプと
して動作するインバータ３を具備する。そして、
入力信号INはクロツク信号φおよびによつて
それぞれオンとされるトランジスタ１，２および
インバータ３を介して出力され、クロツク信号φ
およびに同期した出力信号OUTが得られる。
第２図ａは、上述のトランスフアゲートを２個
縦続接続して構成され、シフトレジスタあるいは
カウンタ等の回路を構成するために使用される従
来形のシフト回路を示す。同図の回路は、Ｎチヤ
ネルMISトランジスタ４、ＰチヤネルMISトラン
ジスタ５およびインバータ６によつて構成される
初段トランスフアゲートと、ＮチヤネルMISトラ
ンジスタ７、ＰチヤネルMISトランジスタ８およ
びインバータ９によつて構成される次段トランス
フアゲートを含む。初段トランスフアゲートの各
トランジスタ４および５はそれぞれ第２図ｂに示
す互いに逆相のクロツクφAおよびAによつて駆
動され、次段トランスフアゲートの各トランジス
タ７および８はそれぞれ第２図ｂに示す互いに逆
相のクロツクφBびBによつて駆動される。クロ
ツクφBおよびBにクロツクφAおよびAよりも例
えば1/2周期だけ遅延したものが用いられる。初
段インバータに使用された入力信号INはクロツ
クφAおよびAによつて制御されるトランジスタ
４および５を通過してインバータ６の入力回路に
存在する漂遊容量に蓄積される。漂遊容量に蓄積
された信号はインバータ６を介して次段トランス
フアゲートに入力され、クロツクφBおよびBの
タイミング該トランスフアゲートを通過し、イン
バータ９から出力信号OUTが取り出される。
縦続接続して構成され、シフトレジスタあるいは
カウンタ等の回路を構成するために使用される従
来形のシフト回路を示す。同図の回路は、Ｎチヤ
ネルMISトランジスタ４、ＰチヤネルMISトラン
ジスタ５およびインバータ６によつて構成される
初段トランスフアゲートと、ＮチヤネルMISトラ
ンジスタ７、ＰチヤネルMISトランジスタ８およ
びインバータ９によつて構成される次段トランス
フアゲートを含む。初段トランスフアゲートの各
トランジスタ４および５はそれぞれ第２図ｂに示
す互いに逆相のクロツクφAおよびAによつて駆
動され、次段トランスフアゲートの各トランジス
タ７および８はそれぞれ第２図ｂに示す互いに逆
相のクロツクφBびBによつて駆動される。クロ
ツクφBおよびBにクロツクφAおよびAよりも例
えば1/2周期だけ遅延したものが用いられる。初
段インバータに使用された入力信号INはクロツ
クφAおよびAによつて制御されるトランジスタ
４および５を通過してインバータ６の入力回路に
存在する漂遊容量に蓄積される。漂遊容量に蓄積
された信号はインバータ６を介して次段トランス
フアゲートに入力され、クロツクφBおよびBの
タイミング該トランスフアゲートを通過し、イン
バータ９から出力信号OUTが取り出される。
第３図は、いわゆるクロツクゲートと称される
回路であつて、２個のＮチヤネルMISトランジス
タ１０，１１および２個のＰチヤネルMISトラン
ジスタ１２，１３を電源Vccとグランド間に直列
接続して構成される。入力信号INはトランジス
タ１１および１２のゲートに印加され、出力信号
OUTはこれらのトランジスタ１１および１２の
共通のドレインから取り出される。トランジスタ
１０および１３のゲートにはそれぞれ第１図ｂに
示される互いに逆相のクロツクφおよびが印加
される。第３図の回路においてクロツクφが高レ
ベルでありクロツクが低レベルである時にトラ
ンジスタ１０および１３が共にオンとなり、入力
信号INが反転されて出力信号OUTとして出力さ
れる。
回路であつて、２個のＮチヤネルMISトランジス
タ１０，１１および２個のＰチヤネルMISトラン
ジスタ１２，１３を電源Vccとグランド間に直列
接続して構成される。入力信号INはトランジス
タ１１および１２のゲートに印加され、出力信号
OUTはこれらのトランジスタ１１および１２の
共通のドレインから取り出される。トランジスタ
１０および１３のゲートにはそれぞれ第１図ｂに
示される互いに逆相のクロツクφおよびが印加
される。第３図の回路においてクロツクφが高レ
ベルでありクロツクが低レベルである時にトラ
ンジスタ１０および１３が共にオンとなり、入力
信号INが反転されて出力信号OUTとして出力さ
れる。
上述の従来形の各回路の欠点は、互いに逆位相
すなわちコンプリメントな２種類のクロツクを必
要とすることである。また、上述のトランスフア
ゲートまたはクロツクゲートを用いてシフトレジ
スタあるいはカウンタ等の回路を構成する場合に
は第２図ｂに示すような互いに逆位相のクロツク
を２組したがつて合計４種類のクロツク信号を必
要とする。さらに、互いに逆位相のクロツクはい
わゆるノンオーバラツプ型のクロツクであること
が必要であり、したがつて互いに逆位相のクロツ
クが同時に両方共高レベルあるいは低レベルにな
らないことが必要である。ところが、ノンオーバ
ラツプ型のクロツクは、クロツク周波数が高くな
るほどおよびクロツクのデユーテイサイクルが50
％に近づくほど回路の遅延による影響を受けやす
くなり作成が困難となる。
すなわちコンプリメントな２種類のクロツクを必
要とすることである。また、上述のトランスフア
ゲートまたはクロツクゲートを用いてシフトレジ
スタあるいはカウンタ等の回路を構成する場合に
は第２図ｂに示すような互いに逆位相のクロツク
を２組したがつて合計４種類のクロツク信号を必
要とする。さらに、互いに逆位相のクロツクはい
わゆるノンオーバラツプ型のクロツクであること
が必要であり、したがつて互いに逆位相のクロツ
クが同時に両方共高レベルあるいは低レベルにな
らないことが必要である。ところが、ノンオーバ
ラツプ型のクロツクは、クロツク周波数が高くな
るほどおよびクロツクのデユーテイサイクルが50
％に近づくほど回路の遅延による影響を受けやす
くなり作成が困難となる。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、CMIS形式のダイナミツクシフト回路に
おいて、シフト回路を単一のクロツクで動作する
ようにして所要クロツクの種類を少なくし動作の
信頼性を向上することにある。
に鑑み、CMIS形式のダイナミツクシフト回路に
おいて、シフト回路を単一のクロツクで動作する
ようにして所要クロツクの種類を少なくし動作の
信頼性を向上することにある。
(5) 発明の構成
そしてこの目的は、本発明によれば、ソースが
それぞれ第１の電源に接続された第１、第２のＰ
チヤネルMISトランジスタと、該第１のＰチヤネ
ルMISトランジスタとゲート及びドレインが共通
接続された第１のＮチヤネルMISトランジスタ
と、該第２のＰチヤネルMISトランジスタとゲー
ト及びドレインが共通接続された第２のＮチヤネ
ルMISトランジスタと、該第２のＮチヤネルMIS
トランジスタと第２の電源間に接続された第３の
ＮチヤネルMISトランジスタとを具備し、該第１
のＰチヤネルMISトランジスタのドレインを該第
２のＰチヤネルトランジスタのゲートに接続し、
該第１のＰチヤネルMISトランジスタ及び第１、
第３のＮチヤネルMISトランジスタのゲートにク
ロツクパルスを印加し、該第１のＮチヤネルMIS
トランジスタのソースを入力端子、該第２のＰチ
ヤネルMISトランジスタのドレインを出力端子と
したことを特徴とするダイナミツクシフト回路を
提供することによつて達成される。
それぞれ第１の電源に接続された第１、第２のＰ
チヤネルMISトランジスタと、該第１のＰチヤネ
ルMISトランジスタとゲート及びドレインが共通
接続された第１のＮチヤネルMISトランジスタ
と、該第２のＰチヤネルMISトランジスタとゲー
ト及びドレインが共通接続された第２のＮチヤネ
ルMISトランジスタと、該第２のＮチヤネルMIS
トランジスタと第２の電源間に接続された第３の
ＮチヤネルMISトランジスタとを具備し、該第１
のＰチヤネルMISトランジスタのドレインを該第
２のＰチヤネルトランジスタのゲートに接続し、
該第１のＰチヤネルMISトランジスタ及び第１、
第３のＮチヤネルMISトランジスタのゲートにク
ロツクパルスを印加し、該第１のＮチヤネルMIS
トランジスタのソースを入力端子、該第２のＰチ
ヤネルMISトランジスタのドレインを出力端子と
したことを特徴とするダイナミツクシフト回路を
提供することによつて達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
４図ａは本発明の１実施例に係わるダイナミツク
シフト回路を示す。同図の回路は、互いに直列接
続されたＮチヤネルMISトランジスタ４１および
ＰチヤネルMISトランジスタ４２からなる初段
CMIS回路と、電源Vccとグランド間に直列接続
されたＮチヤネルCMISトランジスタ４３，４４
およびＰチヤネルMISトランジスタ４５からなる
次段CMIS回路等を具備する。トランジスタ４２
のソースは電源Vccに接続され、トランジスタ４
１のソースは入力信号INが印加される。また、
クロツクパルスφはトランジスタ４２，４１およ
び４３のゲートに印加される。トランジスタ４２
および４１のドレインは共通接続され初段CMIS
回路の出力Ａとして取り出され次段CMIS回路の
トランジスタ４４および４５のゲートに入力され
る。次段CMIS回路の出力OUTはトランジスタ
４４および４５の共通接続されたドレインから取
り出される。
４図ａは本発明の１実施例に係わるダイナミツク
シフト回路を示す。同図の回路は、互いに直列接
続されたＮチヤネルMISトランジスタ４１および
ＰチヤネルMISトランジスタ４２からなる初段
CMIS回路と、電源Vccとグランド間に直列接続
されたＮチヤネルCMISトランジスタ４３，４４
およびＰチヤネルMISトランジスタ４５からなる
次段CMIS回路等を具備する。トランジスタ４２
のソースは電源Vccに接続され、トランジスタ４
１のソースは入力信号INが印加される。また、
クロツクパルスφはトランジスタ４２，４１およ
び４３のゲートに印加される。トランジスタ４２
および４１のドレインは共通接続され初段CMIS
回路の出力Ａとして取り出され次段CMIS回路の
トランジスタ４４および４５のゲートに入力され
る。次段CMIS回路の出力OUTはトランジスタ
４４および４５の共通接続されたドレインから取
り出される。
第４図ｂは、第４図ａに示す回路を従来形の２
相クロツクを用いる回路で表わした等価回路を示
す。すなわち、同図の等価回路はインバータ４６
と、２相クロツクφおよびでそれぞれ駆動され
るＮチヤネルMISトランジスタ４７とＰチヤネル
MISトランジスタ８との並列回路によつて構成さ
れる。
相クロツクを用いる回路で表わした等価回路を示
す。すなわち、同図の等価回路はインバータ４６
と、２相クロツクφおよびでそれぞれ駆動され
るＮチヤネルMISトランジスタ４７とＰチヤネル
MISトランジスタ８との並列回路によつて構成さ
れる。
次に、第５図を用いて第４図ａに示す回路の動
作を説明する。入力INが低レベルの場合は初段
CMIS回路はCMISインバータと等価になり点Ａ
にはクロツクパルスφが反転された信号が出力さ
れる。この場合に、クロツクパルスφが高レベル
の期間では次段CMIS回路のトランジスタ４３が
オンとなり点Ａのレベルが低レベルであるからト
ランジスタ４５がオン、トランジスタ４４がオフ
となつて出力OUTが高レベルとなる。クロツク
パルスφの低レベルの期間においては、トランジ
スタ４３がオフになり点Ａのレベルが高レベルと
なるためトランジスタ４５もオフとなるから出力
OUTは第５図において信号Ｚで示されるように
高インピーダンス状態すなわちフローテイング状
態となり直前の期間におけるレベルがそのまま保
持される。したがつて出力OUTは入力INが低レ
ベルになつた後クロツクパルスφの最初の立上り
時点から高レベルを維持する。
作を説明する。入力INが低レベルの場合は初段
CMIS回路はCMISインバータと等価になり点Ａ
にはクロツクパルスφが反転された信号が出力さ
れる。この場合に、クロツクパルスφが高レベル
の期間では次段CMIS回路のトランジスタ４３が
オンとなり点Ａのレベルが低レベルであるからト
ランジスタ４５がオン、トランジスタ４４がオフ
となつて出力OUTが高レベルとなる。クロツク
パルスφの低レベルの期間においては、トランジ
スタ４３がオフになり点Ａのレベルが高レベルと
なるためトランジスタ４５もオフとなるから出力
OUTは第５図において信号Ｚで示されるように
高インピーダンス状態すなわちフローテイング状
態となり直前の期間におけるレベルがそのまま保
持される。したがつて出力OUTは入力INが低レ
ベルになつた後クロツクパルスφの最初の立上り
時点から高レベルを維持する。
入力INが高レベルの場合は、点Ａは常に高レ
ベルとなり、クロツクパルスφが高レベルの時は
トランジスタ４２および４１が共にオフとなり点
Ａはハイインピーダンス状態となる。クロツクパ
ルスφが低レベルの場合はトランジスタ４２が導
通状態となるため点Ａは低インピーダンス状態と
なる。また、クロツクパルスφが高レベルの場合
はトランジスタ４３がオンとなり出力OUTは低
インピーダンスかつ低レベルの状態となる。クロ
ツクパルスφが低レベルの場合はトランジスタ４
３がオフとなり、かつトランジスタ４４および４
５もオフであるから出力OUTはハイインピーダ
ンス状態となり直前のレベルを維持する。したが
つて、クロツクパルスφが低レベルの期間中に入
力信号INが低レベルから高レベルに変化した場
合は出力信号OUTはクロツクパルスφの立上り
時点で高インピーダンス高レベルの状態から低イ
ンピーダンス低レベルの状態に変化する。以上の
ことから明らかなように第４図ａに示す回路は、
第５図に示すように、入力信号INがクロツクパ
ルスφの低レベルの期間に立上りまたは立下つた
場合にクロツクパルスφの立上り時点で立下また
は立上り出力OUTを発生するシフト回路として
動作する。
ベルとなり、クロツクパルスφが高レベルの時は
トランジスタ４２および４１が共にオフとなり点
Ａはハイインピーダンス状態となる。クロツクパ
ルスφが低レベルの場合はトランジスタ４２が導
通状態となるため点Ａは低インピーダンス状態と
なる。また、クロツクパルスφが高レベルの場合
はトランジスタ４３がオンとなり出力OUTは低
インピーダンスかつ低レベルの状態となる。クロ
ツクパルスφが低レベルの場合はトランジスタ４
３がオフとなり、かつトランジスタ４４および４
５もオフであるから出力OUTはハイインピーダ
ンス状態となり直前のレベルを維持する。したが
つて、クロツクパルスφが低レベルの期間中に入
力信号INが低レベルから高レベルに変化した場
合は出力信号OUTはクロツクパルスφの立上り
時点で高インピーダンス高レベルの状態から低イ
ンピーダンス低レベルの状態に変化する。以上の
ことから明らかなように第４図ａに示す回路は、
第５図に示すように、入力信号INがクロツクパ
ルスφの低レベルの期間に立上りまたは立下つた
場合にクロツクパルスφの立上り時点で立下また
は立上り出力OUTを発生するシフト回路として
動作する。
第６図は、本発明の他の実施例に係わるCMIS
シフト回路を示す。同図の回路は、第４図ａの回
路におけるトランジスタ４１のソースすなわち入
力信号端子をトランジスタ６１を介して接続し該
トランジスタ６１のゲートに入力信号を印加
したものである。
シフト回路を示す。同図の回路は、第４図ａの回
路におけるトランジスタ４１のソースすなわち入
力信号端子をトランジスタ６１を介して接続し該
トランジスタ６１のゲートに入力信号を印加
したものである。
第６図の回路は、第４図ａの回路と同様のシフ
ト動作を行なうが入力信号が反転されること
なく出力される点において第４図ａに示す回路と
異なる。
ト動作を行なうが入力信号が反転されること
なく出力される点において第４図ａに示す回路と
異なる。
第７図ａは、本発明のさらに他の実施例に係わ
るシフト回路を示す。同図の回路は、Ｎチヤネル
トランジスタ７１およびＰチヤネルトランジスタ
７２からなる初段CMISとＮチヤネルトランジス
タ７３，７４およびＰチヤネルトランジスタ７５
からなる次段CMIS回路とＮチヤネルトランジス
タ７６，７７およびＰチヤネルトランジスタ７
８，７９がグランドと電源Vcc間に直列接続され
て構成される第３段CMIS回路とを具備する。初
段および次段毎路は第４図ａに示す回路と同じ構
成を有する。第３段すなわち最終段CMIS回路の
トランジスタ７６のゲートには初段回路の出力点
Ａの信号が印加され、トランジスタ７７および７
８のゲートには次段回路の出力点Ｂが接続され、
そしてトランジスタ７９のゲートにはクロツクパ
ルスφが印加される。
るシフト回路を示す。同図の回路は、Ｎチヤネル
トランジスタ７１およびＰチヤネルトランジスタ
７２からなる初段CMISとＮチヤネルトランジス
タ７３，７４およびＰチヤネルトランジスタ７５
からなる次段CMIS回路とＮチヤネルトランジス
タ７６，７７およびＰチヤネルトランジスタ７
８，７９がグランドと電源Vcc間に直列接続され
て構成される第３段CMIS回路とを具備する。初
段および次段毎路は第４図ａに示す回路と同じ構
成を有する。第３段すなわち最終段CMIS回路の
トランジスタ７６のゲートには初段回路の出力点
Ａの信号が印加され、トランジスタ７７および７
８のゲートには次段回路の出力点Ｂが接続され、
そしてトランジスタ７９のゲートにはクロツクパ
ルスφが印加される。
第７図ｂは第７図ａに示す回路の等価回路を示
す。すなわち、この等価回路はインバータ８１
と、トランジスタ８２および８３からなるトラン
スフアゲートと、インバータ８４、およびトラン
ジスタ８５，８６からなるトランスフアゲートと
を縦続接続したものであり、２つのトランスフア
ゲートは互いに逆相のクロツクφおよびとお
よびφによつて駆動される。
す。すなわち、この等価回路はインバータ８１
と、トランジスタ８２および８３からなるトラン
スフアゲートと、インバータ８４、およびトラン
ジスタ８５，８６からなるトランスフアゲートと
を縦続接続したものであり、２つのトランスフア
ゲートは互いに逆相のクロツクφおよびとお
よびφによつて駆動される。
第８図を参照して第７図ａの回路の動作を説明
する。入力信号INが低レベルの場合は点Ａには
クロツクパルスφの反転信号が発生する。そし
て、クロツクパルスφが高レベルの時は点Ａは低
レベルとなり、トランジスタ７３がオンとなるか
ら次段CMIS回路はトランジスタ７４および７５
で構成されるCMISインバータ回路となり点Ｂは
低インピーダンス高レベルの状態となる。クロツ
クパルスφが低レベルの場合は、トランジスタ７
３がカツトオフし、また点Ａは高レベルであるか
ら、トランジスタ７４および７５もカツトオフし
点Ｂは高インピーダンスの状態となり直前のレベ
ルが維持される。最終段の出力OUTは、クロツ
クパルスφが高レベルの場合はトランジスタ７９
がオフであり、点Ｂは高レベルであるからトラン
ジスタ７８もオフとなり、また点Ａは低レベルで
あるからトランジスタ７６もオフとなり出力
OUTは高インピーダンスの状態となつて直前の
電圧レベルを維持する。またクロツクパルスφが
低レベルになつた場合は、トランジスタ７９がオ
ンとなりかつ点Ａが高レベルになるからトランジ
スタ７６もオンとなり、点Ｂが高レベルであるか
ら出力OUTは低インピーダンス低レベルの状態
となる。したがつて、第８図から明らかなように
入力信号INが高レベルから低レベルに変化した
場合にはこの変化時点の後におけるクロツクパル
スの最初の立下り時点で出力OUTが立下る。
する。入力信号INが低レベルの場合は点Ａには
クロツクパルスφの反転信号が発生する。そし
て、クロツクパルスφが高レベルの時は点Ａは低
レベルとなり、トランジスタ７３がオンとなるか
ら次段CMIS回路はトランジスタ７４および７５
で構成されるCMISインバータ回路となり点Ｂは
低インピーダンス高レベルの状態となる。クロツ
クパルスφが低レベルの場合は、トランジスタ７
３がカツトオフし、また点Ａは高レベルであるか
ら、トランジスタ７４および７５もカツトオフし
点Ｂは高インピーダンスの状態となり直前のレベ
ルが維持される。最終段の出力OUTは、クロツ
クパルスφが高レベルの場合はトランジスタ７９
がオフであり、点Ｂは高レベルであるからトラン
ジスタ７８もオフとなり、また点Ａは低レベルで
あるからトランジスタ７６もオフとなり出力
OUTは高インピーダンスの状態となつて直前の
電圧レベルを維持する。またクロツクパルスφが
低レベルになつた場合は、トランジスタ７９がオ
ンとなりかつ点Ａが高レベルになるからトランジ
スタ７６もオンとなり、点Ｂが高レベルであるか
ら出力OUTは低インピーダンス低レベルの状態
となる。したがつて、第８図から明らかなように
入力信号INが高レベルから低レベルに変化した
場合にはこの変化時点の後におけるクロツクパル
スの最初の立下り時点で出力OUTが立下る。
次に、入力信号INが高レベルの場合は、クロ
ツクパルスφが高レベルの時に点Ａがハイインピ
ーダンス高レベルとなり点Ｂは低インピーダンス
低レベルとなる。この場合、トランジスタ７９が
オフでありかつトランジスタ７７もオフであるか
ら出力OUTは高インピーダンス状態となり直前
のレベルを維持する。したがつて、入力INが低
レベルから高レベルに立上つた場合は出力OUT
は第８図に示すように入力INの立上り時点の後
におけるクロツクパルスφの最初に立上り時点で
低レベルから高レベルに立上る。以上の説明から
明らかなように第７図ａの回路はいわゆるＤ型フ
リツプフロツプと同様の動作をすることが分る。
ツクパルスφが高レベルの時に点Ａがハイインピ
ーダンス高レベルとなり点Ｂは低インピーダンス
低レベルとなる。この場合、トランジスタ７９が
オフでありかつトランジスタ７７もオフであるか
ら出力OUTは高インピーダンス状態となり直前
のレベルを維持する。したがつて、入力INが低
レベルから高レベルに立上つた場合は出力OUT
は第８図に示すように入力INの立上り時点の後
におけるクロツクパルスφの最初に立上り時点で
低レベルから高レベルに立上る。以上の説明から
明らかなように第７図ａの回路はいわゆるＤ型フ
リツプフロツプと同様の動作をすることが分る。
第９図は、本発明のさらに他の実施例を示すも
のであり、同図の回路においては第７図ａに示す
シフト回路の初段回路におけるトランジスタ７１
のソースにＮチヤネルトランジスタ９１およびＰ
チヤネルトランジスタ９２からなるCMISインバ
ータを介して入力信号を供給するようにした
ものである。この回路は、入力信号が反転さ
れて出力OUTに出力される点において第７図ａ
に示す回路と異なるが基本的なシフト動作は同じ
であるからその説明を省略する。
のであり、同図の回路においては第７図ａに示す
シフト回路の初段回路におけるトランジスタ７１
のソースにＮチヤネルトランジスタ９１およびＰ
チヤネルトランジスタ９２からなるCMISインバ
ータを介して入力信号を供給するようにした
ものである。この回路は、入力信号が反転さ
れて出力OUTに出力される点において第７図ａ
に示す回路と異なるが基本的なシフト動作は同じ
であるからその説明を省略する。
(7) 発明の効果
このように、本発明によれば、ダイナミツクシ
フト回路を単一のクロツクで動作するようにする
ことができるから、いわゆるノンオーバーラツプ
型の２相クロツク等を作成する必要がなくなり動
作の信頼性を向上することができる。また、ダイ
ナミツク回路化することによりスタチツク型回路
あるいは単一チヤネル型のMISトランジスタを用
いる回路等に比較して回路素子数を大幅に削減し
かつ回路の専有面積を減少させることが可能とな
る。
フト回路を単一のクロツクで動作するようにする
ことができるから、いわゆるノンオーバーラツプ
型の２相クロツク等を作成する必要がなくなり動
作の信頼性を向上することができる。また、ダイ
ナミツク回路化することによりスタチツク型回路
あるいは単一チヤネル型のMISトランジスタを用
いる回路等に比較して回路素子数を大幅に削減し
かつ回路の専有面積を減少させることが可能とな
る。
第１図ａは、従来形のダイナミツクシフト回路
の１例を示すブロツク回路図、第１図ｂは、第１
図ａに示す回路に使用されるクロツクパルスを示
す波形図、第２図ａは、従来形のダイナミツクシ
フト回路の他の例を示すブロツク回路図、第２図
ｂは、第２図ａに示す回路に用いられるクロツク
パルスを示す波形図、第３図は、従来形のクロツ
クゲート回路を示す電気回路図、第４図ａは、本
発明の１実施例に係わるダイナミツクシフト回路
を示す電気回路図、第４図ｂは、第４図ａに示す
回路の等価回路を示す電気回路図、第５図は、第
４図ａに示す回路の動作を説明するための波形
図、第６図は、本発明の他の実施例に係わるダイ
ナミツクシフト回路を示す電気回路図、第７図ａ
は、本発明のさらに他の実施例に係わるダイナミ
ツクシフト回路を示す電気回路図、第７図ｂは、
第７図ａに示す回路の等価回路を示すブロツク回
路図、第８図は、第７図ａに示す回路の動作を説
明するための波形図、そして第９図は、本発明の
さらに他の実施例に係わるダイナミツクシフト回
路を示す電気回路図である。 １，４，７，１０，１１，４１，４３，４４，
４７，６１，７１，７３，７４，７６，７７，８
２，８５，９１……ＮチヤネルMISトランジス
タ、２，５，８，１２，１３，４２，４５，４
８，７２，７５，７８，７９，８３，８６，９２
……ＰチヤネルMISトランジスタ、３，６，９，
４６，８１，８４……インバータ。
の１例を示すブロツク回路図、第１図ｂは、第１
図ａに示す回路に使用されるクロツクパルスを示
す波形図、第２図ａは、従来形のダイナミツクシ
フト回路の他の例を示すブロツク回路図、第２図
ｂは、第２図ａに示す回路に用いられるクロツク
パルスを示す波形図、第３図は、従来形のクロツ
クゲート回路を示す電気回路図、第４図ａは、本
発明の１実施例に係わるダイナミツクシフト回路
を示す電気回路図、第４図ｂは、第４図ａに示す
回路の等価回路を示す電気回路図、第５図は、第
４図ａに示す回路の動作を説明するための波形
図、第６図は、本発明の他の実施例に係わるダイ
ナミツクシフト回路を示す電気回路図、第７図ａ
は、本発明のさらに他の実施例に係わるダイナミ
ツクシフト回路を示す電気回路図、第７図ｂは、
第７図ａに示す回路の等価回路を示すブロツク回
路図、第８図は、第７図ａに示す回路の動作を説
明するための波形図、そして第９図は、本発明の
さらに他の実施例に係わるダイナミツクシフト回
路を示す電気回路図である。 １，４，７，１０，１１，４１，４３，４４，
４７，６１，７１，７３，７４，７６，７７，８
２，８５，９１……ＮチヤネルMISトランジス
タ、２，５，８，１２，１３，４２，４５，４
８，７２，７５，７８，７９，８３，８６，９２
……ＰチヤネルMISトランジスタ、３，６，９，
４６，８１，８４……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ソースがそれぞれ第１の電源に接続された第
１、第２のＰチヤネルMISトランジスタと、該第
１のＰチヤネルMISトランジスタとゲート及びド
レインが共通接続された第１のＮチヤネルMISト
ランジスタと、該第２のＰチヤネルMISトランジ
スタとゲート及びドレインが共通接続された第２
のＮチヤネルMISトランジスタと、該第２のＮチ
ヤネルMISトランジスタと第２の電源間に接続さ
れた第３のＮチヤネルMISトランジスタとを具備
し、該第１のＰチヤネルMISトランジスタのドレ
インを該第２のＰチヤネルトランジスタのゲート
に接続し、該第１のＰチヤネルMISトランジスタ
及び第１、第３のＮチヤネルMISトランジスタの
ゲートにクロツクパルスを印加し、該第１のＮチ
ヤネルMISトランジスタのソースを入力端子、該
第２のＰチヤネルMISトランジスタのドレインを
出力端子としたことを特徴とするダイナミツクシ
フト回路。 ２ 前記第１のＮチヤネルMISトランジスタのソ
ース電極と該第２の電源間にＮチヤネルMISトラ
ンジスタを接続し、該ＮチヤネルMISトランジス
タのゲートに入力信号を与える様にした特許請求
の範囲第１項に記載のダイナミツクシフト回路。 ３ 前記入力信号を他のインバータを介して前記
第１のＮチヤネルMISトランジスタのソースに入
力する様にした特許請求の範囲第１項に記載のダ
イナミツクシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226606A JPS59119594A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226606A JPS59119594A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119594A JPS59119594A (ja) | 1984-07-10 |
| JPH0376560B2 true JPH0376560B2 (ja) | 1991-12-05 |
Family
ID=16847829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226606A Granted JPS59119594A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119594A (ja) |
-
1982
- 1982-12-27 JP JP57226606A patent/JPS59119594A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119594A (ja) | 1984-07-10 |
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