JPH0376559B2 - - Google Patents
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- JPH0376559B2 JPH0376559B2 JP57226605A JP22660582A JPH0376559B2 JP H0376559 B2 JPH0376559 B2 JP H0376559B2 JP 57226605 A JP57226605 A JP 57226605A JP 22660582 A JP22660582 A JP 22660582A JP H0376559 B2 JPH0376559 B2 JP H0376559B2
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- transistor
- channel mis
- mis transistor
- channel
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、ダイナミツクシフト回路に関し、特
にCMIS回路によつて構成され単一のクロツクパ
ルスによつて動作可能なダイナミツクシフト回路
に関する。
にCMIS回路によつて構成され単一のクロツクパ
ルスによつて動作可能なダイナミツクシフト回路
に関する。
(2) 技術の背景
近年、半導体メモリあるいはマイクロコンピユ
ータ等のLSIにおいて省電力化のためにCMISプ
ロセスを用いて回路の構成するものが増加してい
る。ところが、CMIS回路はＮ−MISまたはＰ−
MIS等の単一チヤンネルの回路に比べて２倍また
は３倍程度の素子数または回路面積を要し、その
結果チツプ全体のサイズが大きくなるという傾向
がある。CMIS回路を小型化するためには内部回
路をダイナミツク回路とすることが有効な手段と
なり、特に近年のマイクロコンピユータ等のLSI
はその内部回路が同期型回路で構成されているこ
とを有効に利用する必要がある。
ータ等のLSIにおいて省電力化のためにCMISプ
ロセスを用いて回路の構成するものが増加してい
る。ところが、CMIS回路はＮ−MISまたはＰ−
MIS等の単一チヤンネルの回路に比べて２倍また
は３倍程度の素子数または回路面積を要し、その
結果チツプ全体のサイズが大きくなるという傾向
がある。CMIS回路を小型化するためには内部回
路をダイナミツク回路とすることが有効な手段と
なり、特に近年のマイクロコンピユータ等のLSI
はその内部回路が同期型回路で構成されているこ
とを有効に利用する必要がある。
(3) 従来技術と問題点
第１図ａはCMISプロセスを用いて構成される
従来形のトランスフアゲートを示す。この回路
は、第１図ａに示す互いに逆相のクロツクφおよ
びによつてそれぞれオンオフされるＮチヤンネ
ルMISトランジスタ１およびＰチヤンネルMISト
ランジスタ２を並列接続した回路とバツフアアン
プとして動作するインバータ３を具備する。そし
て入力信号INはクロツク信号φおよびによつ
てそれぞれオンとされるトランジスタ１，２およ
びインバータ３を介して出力され、クロツク信号
φおよびに同期した出力信号OUTが得られる。
従来形のトランスフアゲートを示す。この回路
は、第１図ａに示す互いに逆相のクロツクφおよ
びによつてそれぞれオンオフされるＮチヤンネ
ルMISトランジスタ１およびＰチヤンネルMISト
ランジスタ２を並列接続した回路とバツフアアン
プとして動作するインバータ３を具備する。そし
て入力信号INはクロツク信号φおよびによつ
てそれぞれオンとされるトランジスタ１，２およ
びインバータ３を介して出力され、クロツク信号
φおよびに同期した出力信号OUTが得られる。
第２図ａは、上述のトランスフアゲートを２個
縦続接続して構成され、シフトレジスタあるいは
カウンタ等の回路を構成するために使用される従
来形のシフト回路を示す。同図の回路は、Ｎチヤ
ンネルMISトランジスタ４、ＰチヤンネルMISト
ランジスタ５およびインバータ６によつて構成さ
れる初段トランスフアゲートと、Ｎチヤンネル
MISトランジスタ７、ＰチヤンネルMISトランジ
スタ８およびインバータ９によつて構成される次
段トランスフアゲートを含む。初段トランスフア
ゲートの各トランジスタ４および５はそれぞれ第
２図ｂに示す互いに逆相のクロツクφAおよびA
によつて駆動され、次段トランスフアゲートの各
トランジスタ７および８はそれぞれ第２図ｂに示
す互いに逆相のクロツクφBびBによつて駆動さ
れる。クロツクφBおよびBはクロツクφAおよび
φAよりも例えば1/2周期だけ遅延したものが用い
られる。初段インバータに使用された入力信号
INはクロツクφAおよびAによつて制御されるト
ランジスタ４および５を通過してインバータ６の
入力回路に存在する漂遊容量に蓄積される。漂遊
容量に蓄積された信号はインバータ６を介して次
段トランスフアゲートに入力され、クロツクφB
およびBのタイミング該トランスフアゲートを
通過し、インバータ９から出力信号OUTが取り
出される。
縦続接続して構成され、シフトレジスタあるいは
カウンタ等の回路を構成するために使用される従
来形のシフト回路を示す。同図の回路は、Ｎチヤ
ンネルMISトランジスタ４、ＰチヤンネルMISト
ランジスタ５およびインバータ６によつて構成さ
れる初段トランスフアゲートと、Ｎチヤンネル
MISトランジスタ７、ＰチヤンネルMISトランジ
スタ８およびインバータ９によつて構成される次
段トランスフアゲートを含む。初段トランスフア
ゲートの各トランジスタ４および５はそれぞれ第
２図ｂに示す互いに逆相のクロツクφAおよびA
によつて駆動され、次段トランスフアゲートの各
トランジスタ７および８はそれぞれ第２図ｂに示
す互いに逆相のクロツクφBびBによつて駆動さ
れる。クロツクφBおよびBはクロツクφAおよび
φAよりも例えば1/2周期だけ遅延したものが用い
られる。初段インバータに使用された入力信号
INはクロツクφAおよびAによつて制御されるト
ランジスタ４および５を通過してインバータ６の
入力回路に存在する漂遊容量に蓄積される。漂遊
容量に蓄積された信号はインバータ６を介して次
段トランスフアゲートに入力され、クロツクφB
およびBのタイミング該トランスフアゲートを
通過し、インバータ９から出力信号OUTが取り
出される。
第３図は、いわゆるクロツクゲートと称される
回路であつて、２個のＮチヤンネルMISトランジ
スタ１０，１１および２個のＰチヤンネルMISト
ランジスタ１２，１３を電源Vccとグランド間に
直列接続して構成される。入力信号INはトラン
ジスタ１１および１２のゲートに印加され、出力
信号OUTはこれらのトランジスタ１１および１
２の共通ドレインから取り出される。トランジス
タ１０および１３のゲートにはそれぞれ第１図ｂ
に示される互いに逆相のクロツクφおよびが印
加される。第３図の回路においてはクロツクφが
高レベルでありクロツクが低レベルである時に
トランジスタ１０および１３が共にオンとなり、
入力信号INが反転されて出力信号OUTとして出
力される。
回路であつて、２個のＮチヤンネルMISトランジ
スタ１０，１１および２個のＰチヤンネルMISト
ランジスタ１２，１３を電源Vccとグランド間に
直列接続して構成される。入力信号INはトラン
ジスタ１１および１２のゲートに印加され、出力
信号OUTはこれらのトランジスタ１１および１
２の共通ドレインから取り出される。トランジス
タ１０および１３のゲートにはそれぞれ第１図ｂ
に示される互いに逆相のクロツクφおよびが印
加される。第３図の回路においてはクロツクφが
高レベルでありクロツクが低レベルである時に
トランジスタ１０および１３が共にオンとなり、
入力信号INが反転されて出力信号OUTとして出
力される。
上述の従来形の各回路の欠点は、互いに逆位相
すなわちコンプリメントな２種類のクロツクを必
要とすることである。また、上述のトランスフア
ゲートまたはクロツクゲートを用いてシフトレジ
スタあるいはカウンタ等の回路を構成する場合に
は第２図ｂに示すような互いに逆位相のクロツク
を２組したがつて合計４種類のクロツク信号を必
要とする。さらに、互いに逆位相のクロツクはい
わゆるノンオーバラツプ型のクロツクであること
が必要であり、したがつて互いに逆位相のクロツ
クが同時に両方共高レベルあるいは低レベルにな
らないことが必要である。ところが、ノンオーバ
ラツプ型のクロツクは、クロツク周波数が高くな
るほどおよびクロツクのデユーテイサイクルが50
％に近づくほど回路の遅延による影響を受けやす
くなり作成が困難となる。
すなわちコンプリメントな２種類のクロツクを必
要とすることである。また、上述のトランスフア
ゲートまたはクロツクゲートを用いてシフトレジ
スタあるいはカウンタ等の回路を構成する場合に
は第２図ｂに示すような互いに逆位相のクロツク
を２組したがつて合計４種類のクロツク信号を必
要とする。さらに、互いに逆位相のクロツクはい
わゆるノンオーバラツプ型のクロツクであること
が必要であり、したがつて互いに逆位相のクロツ
クが同時に両方共高レベルあるいは低レベルにな
らないことが必要である。ところが、ノンオーバ
ラツプ型のクロツクは、クロツク周波数が高くな
るほどおよびクロツクのデユーテイサイクルが50
％に近づくほど回路の遅延による影響を受けやす
くなり作成が困難となる。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、CMIS形式のダイナミツクシフト回路に
おいて、シフト回路を単一のクロツクで動作する
ようにして所要クロツクの種類を少なくし動作の
信頼性を向上することにある。
に鑑み、CMIS形式のダイナミツクシフト回路に
おいて、シフト回路を単一のクロツクで動作する
ようにして所要クロツクの種類を少なくし動作の
信頼性を向上することにある。
(5) 発明の構成
そしてこの目的は、本発明によれば、ソースが
それぞれ第１の電源に接続された第１、第２のＰ
チヤネルMISトランジスタと、該第１のＰチヤネ
ルMISトランジスタとゲート及びドレインが共通
接続された第１のＮチヤネルMISトランジスタ
と、該第２のＰチヤネルMISトランジスタと第２
の電源間に直列に接続された第２、第３のＮチヤ
ネルMISトランジスタとを具備し、該第１のＰチ
ヤネルMISトランジスタのドレインを該第２のＰ
チヤネルMISトランジスタのゲートに接続し、ク
ロツクパルスを該第１のＰチヤネルMISトランジ
スタ及び該第１、第２のＮチヤネルMISトランジ
スタのゲートにそれぞれ入力し、該第３のＮチヤ
ネルMISトランジスタのゲートを該第１のＮチヤ
ネルMISトランジスタのソースに接続し、それを
入力端とし、該第２のＰチヤネルMISトランジス
タのドレインを出力端としたことを特徴とするダ
イナミツクシフト回路を提供することによつて達
成される。
それぞれ第１の電源に接続された第１、第２のＰ
チヤネルMISトランジスタと、該第１のＰチヤネ
ルMISトランジスタとゲート及びドレインが共通
接続された第１のＮチヤネルMISトランジスタ
と、該第２のＰチヤネルMISトランジスタと第２
の電源間に直列に接続された第２、第３のＮチヤ
ネルMISトランジスタとを具備し、該第１のＰチ
ヤネルMISトランジスタのドレインを該第２のＰ
チヤネルMISトランジスタのゲートに接続し、ク
ロツクパルスを該第１のＰチヤネルMISトランジ
スタ及び該第１、第２のＮチヤネルMISトランジ
スタのゲートにそれぞれ入力し、該第３のＮチヤ
ネルMISトランジスタのゲートを該第１のＮチヤ
ネルMISトランジスタのソースに接続し、それを
入力端とし、該第２のＰチヤネルMISトランジス
タのドレインを出力端としたことを特徴とするダ
イナミツクシフト回路を提供することによつて達
成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
４図ａは本発明の１実施例に係わるダイナミツク
シフト回路を示す。同図の回路は、互いに直列接
続されたＮチヤンネルMISトランジスタ４１およ
びＰチヤンネルMISトランジスタ４２からなる初
段CMIS回路と、電源Vccとグランド間に直列接
続されたＮチヤンネルCMISトランジスタ４３，
４４およびＰチヤンネルMISトランジスタ４５か
らなる次段CMIS回路等を具備する。トランジス
タ４２のソースは電源Vccに接続され、トランジ
スタ４１のソースは入力信号INが印加される。
また、クロツクパルスφはトランジスタ４２，４
１および４４のゲートに印加される。トランジス
タ４２および４１のドレインは共通接続され初段
CMIS回路の出力Ａとして取り出されて次段
CMIS回路のトランジスタ４５のゲートに入力さ
れる。次段CMIS回路の出力OUTはトランジス
タ４４および４５の共通接続されたドレインから
取り出される。
４図ａは本発明の１実施例に係わるダイナミツク
シフト回路を示す。同図の回路は、互いに直列接
続されたＮチヤンネルMISトランジスタ４１およ
びＰチヤンネルMISトランジスタ４２からなる初
段CMIS回路と、電源Vccとグランド間に直列接
続されたＮチヤンネルCMISトランジスタ４３，
４４およびＰチヤンネルMISトランジスタ４５か
らなる次段CMIS回路等を具備する。トランジス
タ４２のソースは電源Vccに接続され、トランジ
スタ４１のソースは入力信号INが印加される。
また、クロツクパルスφはトランジスタ４２，４
１および４４のゲートに印加される。トランジス
タ４２および４１のドレインは共通接続され初段
CMIS回路の出力Ａとして取り出されて次段
CMIS回路のトランジスタ４５のゲートに入力さ
れる。次段CMIS回路の出力OUTはトランジス
タ４４および４５の共通接続されたドレインから
取り出される。
第４図ｂは、第４図ａに示す回路を従来形の２
相クロツクを用いる回路で表わした等価回路を示
す。すなわち、同図の等価回路はインバータ４６
と、２相クロツクφおよびでそれぞれ駆動され
るＮチヤンネルMISトランジスタ４７とＰチヤン
ネルMISトランジスタ４８との並列回路によつて
構成される。
相クロツクを用いる回路で表わした等価回路を示
す。すなわち、同図の等価回路はインバータ４６
と、２相クロツクφおよびでそれぞれ駆動され
るＮチヤンネルMISトランジスタ４７とＰチヤン
ネルMISトランジスタ４８との並列回路によつて
構成される。
次に、第５図を用いて第４図ａに示す回路の動
作を説明する。入力INが低レベルの場合は初段
CMIS回路はCMISインバータと等価になり点Ａ
にはクロツクパルスφが反転された信号が出力さ
れる。この場合、次段CMIS回路のトランジスタ
４３はオフであり、クロツクパルスφが高レベル
の期間では点Ａのレベルが低レベルであるからト
ランジスタ４５がオンとなつて出力OUTが低イ
ンピーダンス高レベルとなる。クロツクパルスφ
の低レベルの期間においては、点Ａのレベルが高
レベルとなるためトランジスタ４５もオフとなり
出力OUTは第５図において信号Ｚで示されるよ
うに高インピーダンス状態すなわちフローテイン
グ状態となり直前の期間におけるレベルがそのま
ま保持される。したがつて、出力OUTは入力IN
が低レベルになつた後クロツクパルスφの最初の
立上り時点から高レベルを維持する。
作を説明する。入力INが低レベルの場合は初段
CMIS回路はCMISインバータと等価になり点Ａ
にはクロツクパルスφが反転された信号が出力さ
れる。この場合、次段CMIS回路のトランジスタ
４３はオフであり、クロツクパルスφが高レベル
の期間では点Ａのレベルが低レベルであるからト
ランジスタ４５がオンとなつて出力OUTが低イ
ンピーダンス高レベルとなる。クロツクパルスφ
の低レベルの期間においては、点Ａのレベルが高
レベルとなるためトランジスタ４５もオフとなり
出力OUTは第５図において信号Ｚで示されるよ
うに高インピーダンス状態すなわちフローテイン
グ状態となり直前の期間におけるレベルがそのま
ま保持される。したがつて、出力OUTは入力IN
が低レベルになつた後クロツクパルスφの最初の
立上り時点から高レベルを維持する。
入力INが高レベルの場合は、点Ａは常に高レ
ベルとなり、クロツクパルスφが高レベルの時は
トランジスタ４２および４１が共にオフとなり点
Ａはハイインピーダンス状態となる。クロツクパ
ルスφが低レベルの場合はトランジスタ４２が導
通状態となるため点Ａは低インピーダンス状態と
なる。また、クロツクパルスφが高レベルの場合
はトランジスタ４４がオンとなりかつトランジス
タ４３がオンであるから出力OUTは低インピー
ダンスかつ低レベルの状態となる。クロツクパル
スφが低レベルの場合はトランジスタ４４がオフ
となり、かつトランジスタ４４および４５もオフ
であるから出力OUTはハイインピーダンス状態
となり直前のレベルを維持する。したがつて、ク
ロツクパルスφが低レベルの期間中に入力信号
INが低レベルから高レベルに変化した場合は出
力信号OUTはクロツクパルスφの立上り時点で
高インピーダンス高レベルの状態から低インピー
ダンス低レベルの状態に変化する。以上のことか
ら明らかなように第４図ａに示す回路は、第５図
に示すように、入力信号INがクロツクパルスφ
の低レベルの期間に立上りまたは立下つた場合に
クロツクパルスφの立上り時点で立下りまたは立
上る出力OUTを発生するシフト回路として動作
する。
ベルとなり、クロツクパルスφが高レベルの時は
トランジスタ４２および４１が共にオフとなり点
Ａはハイインピーダンス状態となる。クロツクパ
ルスφが低レベルの場合はトランジスタ４２が導
通状態となるため点Ａは低インピーダンス状態と
なる。また、クロツクパルスφが高レベルの場合
はトランジスタ４４がオンとなりかつトランジス
タ４３がオンであるから出力OUTは低インピー
ダンスかつ低レベルの状態となる。クロツクパル
スφが低レベルの場合はトランジスタ４４がオフ
となり、かつトランジスタ４４および４５もオフ
であるから出力OUTはハイインピーダンス状態
となり直前のレベルを維持する。したがつて、ク
ロツクパルスφが低レベルの期間中に入力信号
INが低レベルから高レベルに変化した場合は出
力信号OUTはクロツクパルスφの立上り時点で
高インピーダンス高レベルの状態から低インピー
ダンス低レベルの状態に変化する。以上のことか
ら明らかなように第４図ａに示す回路は、第５図
に示すように、入力信号INがクロツクパルスφ
の低レベルの期間に立上りまたは立下つた場合に
クロツクパルスφの立上り時点で立下りまたは立
上る出力OUTを発生するシフト回路として動作
する。
第６図は、本発明の他の実施例に係わるCMIS
シフト回路を示す。同図の回路は、第４図ａの回
路におけるトランジスタ４１のソースすなわち入
力信号端子をトランジスタ６１を介して接地し該
トランジスタ６１のゲートに入力信号を印加
したものである。
シフト回路を示す。同図の回路は、第４図ａの回
路におけるトランジスタ４１のソースすなわち入
力信号端子をトランジスタ６１を介して接地し該
トランジスタ６１のゲートに入力信号を印加
したものである。
第６図の回路は、第４図ａの回路と同様のシフ
ト動作を行なうが入力信号が反転されること
なく出力される点において第４図ａに示す回路と
異なる。
ト動作を行なうが入力信号が反転されること
なく出力される点において第４図ａに示す回路と
異なる。
第７図ａは、本発明のさらに他の実施例に係る
シフト回路を示す。同図の回路は、Ｎチヤンネル
トランジスタ７１およびＰチヤンネルトランジス
タ７２からなる初段CMIS回路とＮチヤンネルト
ランジスタ７３，７４およびＰチヤンネルトラン
ジスタ７５からなる初段CMIS回路とＮチヤンネ
ルトランジスタ７６，７７およびＰチヤンネルト
ランジスタ７８，７９がグランドと電源Vcc間に
直列接続されて構成される第３段CMIS回路とを
具備する。初段および次段回路は第４図ａに示す
回路と同じ構成を有する。第３段すなわち最終段
CMIS回路とトランジスタ７６のゲートには初段
回路の出力点Ａの信号が印加され、トランジスタ
７７および７８のゲートには次段回路の出力点Ｂ
が接続され、そしてトランジスタ７９のゲートに
はクロツクパルスφが印加される。
シフト回路を示す。同図の回路は、Ｎチヤンネル
トランジスタ７１およびＰチヤンネルトランジス
タ７２からなる初段CMIS回路とＮチヤンネルト
ランジスタ７３，７４およびＰチヤンネルトラン
ジスタ７５からなる初段CMIS回路とＮチヤンネ
ルトランジスタ７６，７７およびＰチヤンネルト
ランジスタ７８，７９がグランドと電源Vcc間に
直列接続されて構成される第３段CMIS回路とを
具備する。初段および次段回路は第４図ａに示す
回路と同じ構成を有する。第３段すなわち最終段
CMIS回路とトランジスタ７６のゲートには初段
回路の出力点Ａの信号が印加され、トランジスタ
７７および７８のゲートには次段回路の出力点Ｂ
が接続され、そしてトランジスタ７９のゲートに
はクロツクパルスφが印加される。
第７図ｂは第７図ａに示す回路の等価回路を示
す。すなわち、この等価回路はインバータ８１
と、トランジスタ８２および８３からなるトラン
スフアゲートと、インバータ８４、およびトラン
ジスタ８５，８６からなるトランスフアゲートと
を縦続接続したものであり、２つのトランスフア
ゲートは互いに逆相のクロツクφおよびとお
よびφによつて駆動される。
す。すなわち、この等価回路はインバータ８１
と、トランジスタ８２および８３からなるトラン
スフアゲートと、インバータ８４、およびトラン
ジスタ８５，８６からなるトランスフアゲートと
を縦続接続したものであり、２つのトランスフア
ゲートは互いに逆相のクロツクφおよびとお
よびφによつて駆動される。
第８図を参照して第７図ａの回路の動作を説明
する。入力信号INが低レベルの場合は点Ａには
クロツクパルスφの反転信号が発生する。そし
て、クロツクパルスφが高レベルの時は点Ａは低
レベルとなり、トランジスタ７５がオンとなるか
ら点Ｂは低インピーダンスが高レベルの状態とな
る。クロツクパルスφが低レベルの場合は、トラ
ンジスタ７４がカツトオフし、また点Ａは高レベ
ルであるから、トランジスタ７４および７５もカ
ツトオフし点Ｂは高インピーダンスの状態となり
直前のレベルが維持される。最終段の出力OUT
は、クロツクパルスφが高レベルの場合はトラン
ジスタ７９がオンであり、点Ｂは高レベルである
からトランジスタ７８もオフとなり、また点Ａは
低レベルであるからトランジスタ７６もオフとな
り出力OUTは高インピーダンスの状態となつて
直前の電圧レベルを維持する。またクロツクパル
スφが低レベルになつた場合は、トランジスタ７
９がオン点Ａが高レベルになるからトランジスタ
７６もオンとなり、点Ｂが高レベルであるから出
力OUTは低インピーダンス低レベルの状態とな
る。したがつて、第８図から明らかなように入力
信号INが高レベルから低レベルに変化した場合
にはこの変化時点の後におけるクロツクパルスの
最初の立下り時点で出力OUTが立下る。
する。入力信号INが低レベルの場合は点Ａには
クロツクパルスφの反転信号が発生する。そし
て、クロツクパルスφが高レベルの時は点Ａは低
レベルとなり、トランジスタ７５がオンとなるか
ら点Ｂは低インピーダンスが高レベルの状態とな
る。クロツクパルスφが低レベルの場合は、トラ
ンジスタ７４がカツトオフし、また点Ａは高レベ
ルであるから、トランジスタ７４および７５もカ
ツトオフし点Ｂは高インピーダンスの状態となり
直前のレベルが維持される。最終段の出力OUT
は、クロツクパルスφが高レベルの場合はトラン
ジスタ７９がオンであり、点Ｂは高レベルである
からトランジスタ７８もオフとなり、また点Ａは
低レベルであるからトランジスタ７６もオフとな
り出力OUTは高インピーダンスの状態となつて
直前の電圧レベルを維持する。またクロツクパル
スφが低レベルになつた場合は、トランジスタ７
９がオン点Ａが高レベルになるからトランジスタ
７６もオンとなり、点Ｂが高レベルであるから出
力OUTは低インピーダンス低レベルの状態とな
る。したがつて、第８図から明らかなように入力
信号INが高レベルから低レベルに変化した場合
にはこの変化時点の後におけるクロツクパルスの
最初の立下り時点で出力OUTが立下る。
次に、入力信号INが高レベルの場合は、クロ
ツクパルスφが高レベルの時に点Ａがハイインピ
ーダンス高レベルとなり点Ｂは低インピーダンス
低レベルとなる。この場合、トランジスタ７９が
オフでありかつトランジスタ７７もオフであるか
ら出力OUTは高インピーダンス状態となり直前
のレベルを維持する。したがつて、入力INが低
レベルから高レベルに立上つた場合は出力OUT
は第８図に示すように入力INの立上り時点の後
におけるクロツクパルスφの最初の立上り時点で
低レベルから高レベルに立上る。以上の説明から
明らかなように第７図ａの回路はいわゆるＤ型フ
リツプフロツプと同様の動作をすることが分る。
ツクパルスφが高レベルの時に点Ａがハイインピ
ーダンス高レベルとなり点Ｂは低インピーダンス
低レベルとなる。この場合、トランジスタ７９が
オフでありかつトランジスタ７７もオフであるか
ら出力OUTは高インピーダンス状態となり直前
のレベルを維持する。したがつて、入力INが低
レベルから高レベルに立上つた場合は出力OUT
は第８図に示すように入力INの立上り時点の後
におけるクロツクパルスφの最初の立上り時点で
低レベルから高レベルに立上る。以上の説明から
明らかなように第７図ａの回路はいわゆるＤ型フ
リツプフロツプと同様の動作をすることが分る。
第９図は、本発明のさらに他の実施例を示すも
のであり、同図の回路においては第９図ａに示す
シフト回路の初段回路におけるトランジスタ７１
のソースにＮチヤンネルトランジスタ９１および
Ｐチヤンネルトランジスタ９２からなるCMISイ
ンバータを介して入力信号を供給するように
したものである。この回路は、入力信号が反
転されて出力OUTに出力される点において第７
図ａに示す回路と異なるが基本的なシフト動作は
同じであるからその説明を省略する。
のであり、同図の回路においては第９図ａに示す
シフト回路の初段回路におけるトランジスタ７１
のソースにＮチヤンネルトランジスタ９１および
Ｐチヤンネルトランジスタ９２からなるCMISイ
ンバータを介して入力信号を供給するように
したものである。この回路は、入力信号が反
転されて出力OUTに出力される点において第７
図ａに示す回路と異なるが基本的なシフト動作は
同じであるからその説明を省略する。
(7) 発明の効果
このように、本発明によれば、ダイナミツクシ
フト回路を単一のクロツクで動作するようにする
ことができるからいわゆるノンオーバーラツプ型
の２相クロツク等を作成する必要かなくなり動作
の信頼性を向上することができる。また、ダイナ
ミツク回路化することによりスタチツク型回路あ
るいは単一チヤンネル型のMISトランジスタを用
いる回路等に比較して回路素子数を大幅に削減し
かつ回路の専有面積を減少させることが可能とな
る。
フト回路を単一のクロツクで動作するようにする
ことができるからいわゆるノンオーバーラツプ型
の２相クロツク等を作成する必要かなくなり動作
の信頼性を向上することができる。また、ダイナ
ミツク回路化することによりスタチツク型回路あ
るいは単一チヤンネル型のMISトランジスタを用
いる回路等に比較して回路素子数を大幅に削減し
かつ回路の専有面積を減少させることが可能とな
る。
第１図ａは、従来形のダイナミツクシフト回路
の１例を示すブロツク回路図、第１図ｂは、第１
図ａに示す回路に使用されるクロツクパルスを示
す波形図、第２図ａは、従来形のダイナミツクシ
フト回路の他の例を示すブロツク回路図、第２図
ｂは、第２図ａに示す回路に用いられるクロツク
パルスを示す波形図、第３図は、従来形のクロツ
クゲート回路を示す電気回路図、第４図ａは、本
発明の１実施例に係わるダイナミツクシフト回路
を示す電気回路図、第４図ｂは、第４図ａに示す
回路の等価回路を示す電気回路図、第５図は、第
４図ａに示す回路の動作を説明するための波形
図、第６図は、本発明の他の実施例に係わるダイ
ナミツクシフト回路を示す電気回路図、第７図ａ
は、本発明のさらに他の実施例に係わるダイナミ
ツクシフト回路を示す電気回路図、第７図ｂは、
第７図ａに示す回路の等価回路を示すブロツク回
路図、第８図は、第７図ａに示す回路の動作を説
明するための波形図、そして第９図は、本発明の
さらに他の実施例に係わるダイナミツクシフト回
路を示す電気回路図である。 １，４，７，１０，１１，４１，４３，４４，
４７，６１，７１，７３，７４，７６，７７，８
２，８５，９１……ＮチヤンネルMISトランジス
タ、２，５，８，１２，１３，４２，４５，４
８，７２，７５，７８，７９，８３，８６，９２
……ＰチヤンネルMISトランジスタ、３，６，
９，４６，８１，８４……インバータ。
の１例を示すブロツク回路図、第１図ｂは、第１
図ａに示す回路に使用されるクロツクパルスを示
す波形図、第２図ａは、従来形のダイナミツクシ
フト回路の他の例を示すブロツク回路図、第２図
ｂは、第２図ａに示す回路に用いられるクロツク
パルスを示す波形図、第３図は、従来形のクロツ
クゲート回路を示す電気回路図、第４図ａは、本
発明の１実施例に係わるダイナミツクシフト回路
を示す電気回路図、第４図ｂは、第４図ａに示す
回路の等価回路を示す電気回路図、第５図は、第
４図ａに示す回路の動作を説明するための波形
図、第６図は、本発明の他の実施例に係わるダイ
ナミツクシフト回路を示す電気回路図、第７図ａ
は、本発明のさらに他の実施例に係わるダイナミ
ツクシフト回路を示す電気回路図、第７図ｂは、
第７図ａに示す回路の等価回路を示すブロツク回
路図、第８図は、第７図ａに示す回路の動作を説
明するための波形図、そして第９図は、本発明の
さらに他の実施例に係わるダイナミツクシフト回
路を示す電気回路図である。 １，４，７，１０，１１，４１，４３，４４，
４７，６１，７１，７３，７４，７６，７７，８
２，８５，９１……ＮチヤンネルMISトランジス
タ、２，５，８，１２，１３，４２，４５，４
８，７２，７５，７８，７９，８３，８６，９２
……ＰチヤンネルMISトランジスタ、３，６，
９，４６，８１，８４……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ソースがそれぞれ第１の電源に接続された第
１、第２のＰチヤネルMISトランジスタと、該第
１のＰチヤネルMISトランジスタとゲート及びド
レインが共通接続された第１のＮチヤネルMISト
ランジスタと、該第２のＰチヤネルMISトランジ
スタと第２の電源間に直列に接続された第２、第
３のＮチヤネルMISトランジスタとを具備し、該
第１のＰチヤネルMISトランジスタのドレインを
該第２のＰチヤネルMISトランジスタのゲートに
接続し、クロツクパルスを該第１のＰチヤネル
MISトランジスタ及び該第１、第２のＮチヤネル
MISトランジスタのゲートにそれぞれ入力し、該
第３のＮチヤネルMISトランジスタのゲートを該
第１のＮチヤネルMISトランジスタのソースに接
続し、それを入力端とし、該第２のＰチヤネル
MISトランジスタのドレインを出力端としたこと
を特徴とするダイナミツクシフト回路。 ２ 前記第１のＮチヤネルMISトランジスタのソ
ースと第２の電源間にＮチヤネルMISトランジス
タを接続し、該トランジスタのゲートに信号を入
力する様にした特許請求の範囲第１項に記載のダ
イナミツクシフト回路。 ３ 入力信号を他のインバータを介して前記第１
のＮチヤネルMISトランジスタのソースに入力す
る様にした特許請求の範囲第１項に記載のダイナ
ミツクシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226605A JPS59119593A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226605A JPS59119593A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119593A JPS59119593A (ja) | 1984-07-10 |
| JPH0376559B2 true JPH0376559B2 (ja) | 1991-12-05 |
Family
ID=16847811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226605A Granted JPS59119593A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119593A (ja) |
-
1982
- 1982-12-27 JP JP57226605A patent/JPS59119593A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119593A (ja) | 1984-07-10 |
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