JPH0377113A - 外部発振回路 - Google Patents
外部発振回路Info
- Publication number
- JPH0377113A JPH0377113A JP1213684A JP21368489A JPH0377113A JP H0377113 A JPH0377113 A JP H0377113A JP 1213684 A JP1213684 A JP 1213684A JP 21368489 A JP21368489 A JP 21368489A JP H0377113 A JPH0377113 A JP H0377113A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- microcomputer
- oscillation
- external
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータにクロックを供給する
外部発振回路に関する。
外部発振回路に関する。
第３図において、１はスタンバイ機能を有するマイクロ
コンピュータ、２は外部発振回路である。外部発振回路
２はマイクロコンピュータ１内で使用するクロックＣＬ
を発生し、マイクロコンピュータ１の内部ゲート１Ａに
入力される。内部ゲートＩＡは待機指令〈スタンバイ〉
を受けるとクロックＣＬを遮断し、外部動作指令（外部
イベント）を受けると、クロックＣＬを通過させる。上
記待機指令はマイクロコンピュータｌが指定されたプロ
グラムの実行を終了すると、発生する。
コンピュータ、２は外部発振回路である。外部発振回路
２はマイクロコンピュータ１内で使用するクロックＣＬ
を発生し、マイクロコンピュータ１の内部ゲート１Ａに
入力される。内部ゲートＩＡは待機指令〈スタンバイ〉
を受けるとクロックＣＬを遮断し、外部動作指令（外部
イベント）を受けると、クロックＣＬを通過させる。上
記待機指令はマイクロコンピュータｌが指定されたプロ
グラムの実行を終了すると、発生する。
このように、従来は、外部発振回路２に常時発振動作を
継続させておき、マイクロコンピータ１のスタンバイ時
には、内部ゲートＩＡでクロックＣＬを遮断する構成と
しであるので、外部発振回路２での電力消費が大きくな
るという問題があった。
継続させておき、マイクロコンピータ１のスタンバイ時
には、内部ゲートＩＡでクロックＣＬを遮断する構成と
しであるので、外部発振回路２での電力消費が大きくな
るという問題があった。
この発明は上記問題を解消するためにななされたもので
、外部発振回路の発振動作をマイクロコンピュータから
制御して消費電力を従来に比し低滅することができる外
部発振回路を提供することを目的とする。
、外部発振回路の発振動作をマイクロコンピュータから
制御して消費電力を従来に比し低滅することができる外
部発振回路を提供することを目的とする。
この発明は上記目的を達成するため、待機指令に同期し
てマイクロコンピュータから送出される信号を遅延回路
を通し受信して上記発振回路の出力動作を停止させ、上
記マイクロコンピュータに対する外部動作指令を受けて
上記発振回路の上記出力動作の停止を解除する発振制御
回路を設けたものである。
てマイクロコンピュータから送出される信号を遅延回路
を通し受信して上記発振回路の出力動作を停止させ、上
記マイクロコンピュータに対する外部動作指令を受けて
上記発振回路の上記出力動作の停止を解除する発振制御
回路を設けたものである。
この発明では、マイクロコンピータの待機状態時、外部
発振回路の発振動作が停止され、マイクロコンピュータ
でクロックを必要とする間だけ、外部発振回路が発振動
作を行う。
発振回路の発振動作が停止され、マイクロコンピュータ
でクロックを必要とする間だけ、外部発振回路が発振動
作を行う。
〔実施例）
以下、この発明の１実施例を図面を参照して説明する。
第１図において、３は遅延回路であって、マイクロコン
ピュータ１が待機指令ＳＢＹに同期して外部に送出する
クロック停止信号ＳＳＴを一定時間遅延させて、フリソ
プフップ４のセント端子に入力する。このフリップフロ
ップ４のリセット端子には外部動作指令ＯＰが供給され
る。フリップフロップ４のセ・ノド出力はトランジスタ
５のベースに供給される。発振回路２はトランジスタ５
を介して接地されている。
ピュータ１が待機指令ＳＢＹに同期して外部に送出する
クロック停止信号ＳＳＴを一定時間遅延させて、フリソ
プフップ４のセント端子に入力する。このフリップフロ
ップ４のリセット端子には外部動作指令ＯＰが供給され
る。フリップフロップ４のセ・ノド出力はトランジスタ
５のベースに供給される。発振回路２はトランジスタ５
を介して接地されている。
この構成においては、発振回路２が送出するクロックＣ
Ｌはマイクロコンピュータ１の内部ゲ）ＩＡを通して内
部の各部に供給される。待機指令ＳＢＹが発生すると、
内部ゲー）ＩＡはゲートを閉じ、クロック停止指令ＳＳ
Ｔが遅延回路３を通し、フリップフロップ４に到達する
。これによりフリップフロップ４がセットされて、その
セット出力がＨレベルになり、トランジスタ５がＯＮＬ
、て、発振回路２が接地され、該発振回路２は発振動作
を停止する。外部動作指令ｏｐがマイクロコンピュータ
１に与えられると、内部ゲー）ＩＡがゲトするとともに
フリップフロップ４がリセットされて、トランジスタ５
がＯＦＦするので、発振回路２は発振動作を開始し、ク
ロックＣＬが内部ゲー）ＩＡを通して内部の上記各部に
供給される。
Ｌはマイクロコンピュータ１の内部ゲ）ＩＡを通して内
部の各部に供給される。待機指令ＳＢＹが発生すると、
内部ゲー）ＩＡはゲートを閉じ、クロック停止指令ＳＳ
Ｔが遅延回路３を通し、フリップフロップ４に到達する
。これによりフリップフロップ４がセットされて、その
セット出力がＨレベルになり、トランジスタ５がＯＮＬ
、て、発振回路２が接地され、該発振回路２は発振動作
を停止する。外部動作指令ｏｐがマイクロコンピュータ
１に与えられると、内部ゲー）ＩＡがゲトするとともに
フリップフロップ４がリセットされて、トランジスタ５
がＯＦＦするので、発振回路２は発振動作を開始し、ク
ロックＣＬが内部ゲー）ＩＡを通して内部の上記各部に
供給される。
なお、第２図に遅延回路３、フリップフロップ４、トラ
ンジスタ５からなる発振制御回路および発振回路２の一
部をＩＣ回路にまとめた例を示す。
ンジスタ５からなる発振制御回路および発振回路２の一
部をＩＣ回路にまとめた例を示す。
この発明は以上説明した通り、マイクロコンピュータの
外部動作指令と待機指令を利用して、外部発振回路の動
作を制御する構成としたことにより、外部発振回路の無
駄な発振動作を無くすことができるので、従来に比し、
消費電力を低減することができる。
外部動作指令と待機指令を利用して、外部発振回路の動
作を制御する構成としたことにより、外部発振回路の無
駄な発振動作を無くすことができるので、従来に比し、
消費電力を低減することができる。
第１図および第２図はこの発明の実施例を示す回路図、
第３図は従来の外部発振回路とマイクロコンピュータの
関係を示す回路図である。 図において、１−マイクロコンピュータ、２発振回路、
３−・デイレイ回路、４−フリップフロップ、５−・−
トランジスタ なお、図中、同一符号は同一または相当部分を示す。
第３図は従来の外部発振回路とマイクロコンピュータの
関係を示す回路図である。 図において、１−マイクロコンピュータ、２発振回路、
３−・デイレイ回路、４−フリップフロップ、５−・−
トランジスタ なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- スタンバイ機能を有するマイクロコンピュータのクロッ
クを外部から供給し、上記クロックが上記マイクロコン
ピュータの上記スタンバイ時に生起する待機指令を受け
てゲートする内部ゲートを通して使用される外部発振回
路において、上記待機指令に同期してマイクロコンピュ
ータから送出される信号を遅延回路を通し受信して上記
発振回路の出力動作を停止させ、上記マイクロコンピュ
ータに対する外部動作指令を受けて上記発振回路の上記
出力動作の停止を解除する発振制御回路を設けたことを
特徴とする外部発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213684A JPH0377113A (ja) | 1989-08-19 | 1989-08-19 | 外部発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213684A JPH0377113A (ja) | 1989-08-19 | 1989-08-19 | 外部発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377113A true JPH0377113A (ja) | 1991-04-02 |
Family
ID=16643271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213684A Pending JPH0377113A (ja) | 1989-08-19 | 1989-08-19 | 外部発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656579A3 (en) * | 1993-12-01 | 1995-08-02 | Advanced Micro Devices Inc | Power management for computer system. |
-
1989
- 1989-08-19 JP JP1213684A patent/JPH0377113A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656579A3 (en) * | 1993-12-01 | 1995-08-02 | Advanced Micro Devices Inc | Power management for computer system. |
| US5628020A (en) * | 1993-12-01 | 1997-05-06 | Advanced Micro Devices | System oscillator gating technique for power management within a computer system |
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