JPH0731607B2 - 割り込み入力回路 - Google Patents
割り込み入力回路Info
- Publication number
- JPH0731607B2 JPH0731607B2 JP60087318A JP8731885A JPH0731607B2 JP H0731607 B2 JPH0731607 B2 JP H0731607B2 JP 60087318 A JP60087318 A JP 60087318A JP 8731885 A JP8731885 A JP 8731885A JP H0731607 B2 JPH0731607 B2 JP H0731607B2
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- JP
- Japan
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- signal
- circuit
- interrupt
- inverter
- input
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Description
【発明の詳細な説明】 〈技術分野〉 本発明はマイクロコンピュータの割り込み入力回路に関
する。
する。
〈従来技術〉 マイクロコンピュータにおける割り込み動作とは、CPU
が、現在処理しているフローを一時的に停止し、割り込
みに係る仕事を処理した後、再びもとのフローに戻って
以後の処理を行う動作である。
が、現在処理しているフローを一時的に停止し、割り込
みに係る仕事を処理した後、再びもとのフローに戻って
以後の処理を行う動作である。
一方、マイクロコンピュータでは、処理を行わないとき
には不用な電力消費を無くすためにシステムクロックが
停止してCPU及び周辺回路が動作を停止するスタンバイ
状態になるものがある。
には不用な電力消費を無くすためにシステムクロックが
停止してCPU及び周辺回路が動作を停止するスタンバイ
状態になるものがある。
従来、このスタンバイ状態においては外部より割り込み
の入力があっても所定の割り込み要求信号を発生させる
ことができず、したがって、割り込み処理を実行するこ
とができないため、マイクロコンピュータを効率良く使
用できないという問題があった。
の入力があっても所定の割り込み要求信号を発生させる
ことができず、したがって、割り込み処理を実行するこ
とができないため、マイクロコンピュータを効率良く使
用できないという問題があった。
〈発明の目的〉 本発明は上記事情に鑑みてなされたものであり、その目
的は、スタンバイ状態においても割り込み要求の受け付
けを可能にしたマイクロコンピュータの割り込み入力回
路を提供することである。
的は、スタンバイ状態においても割り込み要求の受け付
けを可能にしたマイクロコンピュータの割り込み入力回
路を提供することである。
〈発明の構成〉 本発明によるマイクロコンピュータの割り込み入力回路
においては、マイクロコンピュータのシステムクロック
が停止するスタンバイ状態において外部からの信号に応
じて割り込み要求信号を発生する回路を備えたことを特
徴とする。
においては、マイクロコンピュータのシステムクロック
が停止するスタンバイ状態において外部からの信号に応
じて割り込み要求信号を発生する回路を備えたことを特
徴とする。
すなわち、本発明の割り込み入力回路は、 通常の動作モードでは第一のレベルと第二のレベル間を
遷移するシステムクロックが、上記第一のレベルに固定
されるスタンバイモードを有するマイクロコンピュータ
における割り込み入力回路であって、 割り込み入力信号が印加される割り込み入力端子と、 第一のシステムクロックが上記第一のレベルのときに入
力信号の反転信号を出力する第一のインバータを含み、
上記割り込み入力端子より入力される割り込み入力信号
を上記第一のシステムクロックでサンプリングして、上
記割り込み入力信号と同相の信号を出力する第一の回路
と、 上記第一の回路に含まれる上記第一のインバータの出力
信号をその入力とするインバータであって、上記第一の
システムクロックとは位相がずれた第二のシステムクロ
ックが上記第一のレベルのときに入力信号の反転信号を
出力する第二のインバータと、該第二のインバータの出
力信号をその入力とする第三のインバータとを含み、上
記第一のインバータの出力信号を上記第二のシステムク
ロックでサンプリングして、上記割り込み入力信号と逆
相の信号を出力する第二の回路と、 上記第一の回路と第二の回路の出力信号を、その入力と
し、上記割り込み入力信号入力時に、上記第一及び第二
のシステムクロックで規定される所定のパルス幅を有す
る信号を出力するゲート回路と、 該ゲート回路の出力が入力される割り込み要求フリップ
フロップとを有する割り込み入力回路において、 上記第二の回路に設けられる上記第三のインバータを、
上記通常の動作モード時に動作し、上記スタンバイモー
ド時に非動作となるインバータとするとともに、 少なくとも一方が、上記通常の動作モード時に非動作と
なり、上記スタンバイモード時に動作するインバータで
ある、二段のインバータを、上記第三のインバータと並
列に接続してなることを特徴とするものである。
遷移するシステムクロックが、上記第一のレベルに固定
されるスタンバイモードを有するマイクロコンピュータ
における割り込み入力回路であって、 割り込み入力信号が印加される割り込み入力端子と、 第一のシステムクロックが上記第一のレベルのときに入
力信号の反転信号を出力する第一のインバータを含み、
上記割り込み入力端子より入力される割り込み入力信号
を上記第一のシステムクロックでサンプリングして、上
記割り込み入力信号と同相の信号を出力する第一の回路
と、 上記第一の回路に含まれる上記第一のインバータの出力
信号をその入力とするインバータであって、上記第一の
システムクロックとは位相がずれた第二のシステムクロ
ックが上記第一のレベルのときに入力信号の反転信号を
出力する第二のインバータと、該第二のインバータの出
力信号をその入力とする第三のインバータとを含み、上
記第一のインバータの出力信号を上記第二のシステムク
ロックでサンプリングして、上記割り込み入力信号と逆
相の信号を出力する第二の回路と、 上記第一の回路と第二の回路の出力信号を、その入力と
し、上記割り込み入力信号入力時に、上記第一及び第二
のシステムクロックで規定される所定のパルス幅を有す
る信号を出力するゲート回路と、 該ゲート回路の出力が入力される割り込み要求フリップ
フロップとを有する割り込み入力回路において、 上記第二の回路に設けられる上記第三のインバータを、
上記通常の動作モード時に動作し、上記スタンバイモー
ド時に非動作となるインバータとするとともに、 少なくとも一方が、上記通常の動作モード時に非動作と
なり、上記スタンバイモード時に動作するインバータで
ある、二段のインバータを、上記第三のインバータと並
列に接続してなることを特徴とするものである。
〈実施例〉 以下、本発明の一実施例について説明する。
第２図は本実施例の割り込み入力回路を備えたマイクロ
コンピュータの構成を示す。このマイクロコンピュータ
は、内蔵発振器により発生するシステムクロックに同期
して全ての処理動作を行ない、処理を行わないときには
システムクロックが停止するスタンバイ状態を有する。
コンピュータの構成を示す。このマイクロコンピュータ
は、内蔵発振器により発生するシステムクロックに同期
して全ての処理動作を行ない、処理を行わないときには
システムクロックが停止するスタンバイ状態を有する。
このスタンバイ状態において、割り込み入力回路21は、
外部から与えられる信号に応じて割り込み要求信号を出
力し、この割り込み要求信号は割り込み制御回路22に与
えられる。割り込み制御回路22は、この割り込み要求信
号をCPU23に与え、CPU23が割り込みを許可する状態にあ
れば、すなわち、割り込み許可フラグかセットされてい
れば、スタート回路24を介してクロック回路25を動作さ
せる。そして、このクロック回路25からのシステムクロ
ックが、CPU23,割り込み入力回路21及び周辺回路26へ与
えられ、CPU23は割り込み処理を実行する。なお、上記
割り込み許可フラグのセット、リセットはプログラムに
より制御される。
外部から与えられる信号に応じて割り込み要求信号を出
力し、この割り込み要求信号は割り込み制御回路22に与
えられる。割り込み制御回路22は、この割り込み要求信
号をCPU23に与え、CPU23が割り込みを許可する状態にあ
れば、すなわち、割り込み許可フラグかセットされてい
れば、スタート回路24を介してクロック回路25を動作さ
せる。そして、このクロック回路25からのシステムクロ
ックが、CPU23,割り込み入力回路21及び周辺回路26へ与
えられ、CPU23は割り込み処理を実行する。なお、上記
割り込み許可フラグのセット、リセットはプログラムに
より制御される。
第１図は本実施例の割り込み入力回路21の構成を示す。
ゲート1,2,3,4,5からなる回路は、外部から割り込み入
力端子０に与えれたローレベルの信号クロック回路25か
ら与えられるクロックφ１によりサンプリングした信号
ａをゲート10に与える。ゲート6,7からなる回路は、割
り込み入力端子０に与えられたローレベルの信号をクロ
ック回路25から与えられるクロックφ２によりサンプリ
ングした信号ｂをゲート10に与える。クロックφ２は、
クロックφ１より位相が遅れる。ゲート10の出力は、割
り込み要求フリップフロップ11をセットし、この割り込
み要求フリップフロップ11のＱ出力は、ゲート12を経て
割り込み要求信号▲▼として出力される。この割
り込み要求信号▲▼は、割り込み制御回路22に与
えられる。
ゲート1,2,3,4,5からなる回路は、外部から割り込み入
力端子０に与えれたローレベルの信号クロック回路25か
ら与えられるクロックφ１によりサンプリングした信号
ａをゲート10に与える。ゲート6,7からなる回路は、割
り込み入力端子０に与えられたローレベルの信号をクロ
ック回路25から与えられるクロックφ２によりサンプリ
ングした信号ｂをゲート10に与える。クロックφ２は、
クロックφ１より位相が遅れる。ゲート10の出力は、割
り込み要求フリップフロップ11をセットし、この割り込
み要求フリップフロップ11のＱ出力は、ゲート12を経て
割り込み要求信号▲▼として出力される。この割
り込み要求信号▲▼は、割り込み制御回路22に与
えられる。
ゲート8,9からなる回路は、マイクロコンピュータがス
タンバイ状態にあるときすなわちシステムクロック
φ１，φ２が停止した状態で外部から割り込み入力端子
０にローレベルの信号が与えられたときに割り込み要求
信号▲▼を出力するための回路である。
タンバイ状態にあるときすなわちシステムクロック
φ１，φ２が停止した状態で外部から割り込み入力端子
０にローレベルの信号が与えられたときに割り込み要求
信号▲▼を出力するための回路である。
ゲート３の具体的構成を第４図に示す。他のゲート４等
の構成も同様である。31及び32はＰチャンネルMOSトラ
ンジスタ、33及び34はＮチャンネルMOSトランジスタで
ある。φ１がハイレベルのときに、入力信号INの反転信
号がOUTに出力され（サンプリング）、φ１がローレベ
ルのときは入力信号INのレベルにかかわらず、OUTのレ
ベルは前の状態が保持される（ホールド）。このホール
ドは次段のゲートを構成するMOSトランジスタのゲート
容量によって行われる。
の構成も同様である。31及び32はＰチャンネルMOSトラ
ンジスタ、33及び34はＮチャンネルMOSトランジスタで
ある。φ１がハイレベルのときに、入力信号INの反転信
号がOUTに出力され（サンプリング）、φ１がローレベ
ルのときは入力信号INのレベルにかかわらず、OUTのレ
ベルは前の状態が保持される（ホールド）。このホール
ドは次段のゲートを構成するMOSトランジスタのゲート
容量によって行われる。
第３図は上述の割り込み入力回路21の動作タイミングチ
ャートである。いま、マイクロコンピュータが通常の動
作状態すなわちスタンバイ状態ではなくシステムクロッ
クに基づいて動作している状態では、割り込み入力端子
０にローレベル信号▲▼が与えられると、この
信号▲▼がゲート1,2,3,4,5によってクロック
φ１でサンプリングされた信号ａとゲート6,7によって
クロックφ２でサンプリングされた信号ｂが発生し、ゲ
ート10により信号▲▼の立ち下り検出パルスSS
が発生する。この信号SSにより割り込み要求フリップフ
ロップ11がセットされ、ゲート12において、クロックφ
２に同期して割り込み要求信号▲▼が発生する。
そして、この割り込み要求信号▲▼により、CPU2
3に対して割り込み要求が行われる。この割り込み要求
が受け付けられたときには、CPU23からクロックφ２の
１サイクル後に出力される信号intA′によって割り込み
要求フリップフロップ11はリセットされ、次の割り込み
要求を待つ状態になる。
ャートである。いま、マイクロコンピュータが通常の動
作状態すなわちスタンバイ状態ではなくシステムクロッ
クに基づいて動作している状態では、割り込み入力端子
０にローレベル信号▲▼が与えられると、この
信号▲▼がゲート1,2,3,4,5によってクロック
φ１でサンプリングされた信号ａとゲート6,7によって
クロックφ２でサンプリングされた信号ｂが発生し、ゲ
ート10により信号▲▼の立ち下り検出パルスSS
が発生する。この信号SSにより割り込み要求フリップフ
ロップ11がセットされ、ゲート12において、クロックφ
２に同期して割り込み要求信号▲▼が発生する。
そして、この割り込み要求信号▲▼により、CPU2
3に対して割り込み要求が行われる。この割り込み要求
が受け付けられたときには、CPU23からクロックφ２の
１サイクル後に出力される信号intA′によって割り込み
要求フリップフロップ11はリセットされ、次の割り込み
要求を待つ状態になる。
マイクロコンピュータがスタンバイ状態にあるときに
は、システムクロックφ１，φ２は停止してともにハイ
レベルになり、ゲート3,6は単なるDCインバータの動作
を行なう。そして、このスタンバイ状態において、割り
込み入力端子０にローレベルの信号▲▼が与え
られると、信号ａがローレベルになるとともに、ゲート
6,7,8,9により信号ｂもローレベルになる。なお、ゲー
ト7,9に与えられる信号,Sは、スタンバイ状態を制御
するフリップフロップ（図示せず）の出力であり、スタ
ンバイ状態である期間それぞれローレベル、ハイレベル
になる。スタンバイ状態を制御するフリップフロップ
は、プログラムによりセット、リセットが制御されるフ
リップフロップであり、スタンバイ状態に入る前にセッ
トされ（したがって、そのＳ出力はハイレベルになり、
出力はローレベルになる）、スタンバイ状態解除後に
リセットされる（したがって、そのＳ出力はローレベル
になり、出力はハイレベルになる）。
は、システムクロックφ１，φ２は停止してともにハイ
レベルになり、ゲート3,6は単なるDCインバータの動作
を行なう。そして、このスタンバイ状態において、割り
込み入力端子０にローレベルの信号▲▼が与え
られると、信号ａがローレベルになるとともに、ゲート
6,7,8,9により信号ｂもローレベルになる。なお、ゲー
ト7,9に与えられる信号,Sは、スタンバイ状態を制御
するフリップフロップ（図示せず）の出力であり、スタ
ンバイ状態である期間それぞれローレベル、ハイレベル
になる。スタンバイ状態を制御するフリップフロップ
は、プログラムによりセット、リセットが制御されるフ
リップフロップであり、スタンバイ状態に入る前にセッ
トされ（したがって、そのＳ出力はハイレベルになり、
出力はローレベルになる）、スタンバイ状態解除後に
リセットされる（したがって、そのＳ出力はローレベル
になり、出力はハイレベルになる）。
信号a,bがともにローレベルになると、ゲート10の出力S
Sがハイレベルになり、割り込み要求フリップフロップ1
1がセットされる。そして、この割り込み要求フリップ
フロップ11のＱ出力が、ゲート12を経て割り込み要求信
号▲▼として出力され、割り込み制御回路22に与
えられる。割り込み制御回路22は、この割り込み要求信
号▲▼をCPU23へ送り、このときのにCPU23が割り
込みを許可する状態にあると、すなわち、プログラムに
より割り込み許可フラグがセットされていれば、スター
ト回路24によりクロック回路25が動作し、システムクロ
ックφ１，φ２が発生する。ここで、CPU23と周辺回路2
6は動作を開始し、割り込み処理が実行される。
Sがハイレベルになり、割り込み要求フリップフロップ1
1がセットされる。そして、この割り込み要求フリップ
フロップ11のＱ出力が、ゲート12を経て割り込み要求信
号▲▼として出力され、割り込み制御回路22に与
えられる。割り込み制御回路22は、この割り込み要求信
号▲▼をCPU23へ送り、このときのにCPU23が割り
込みを許可する状態にあると、すなわち、プログラムに
より割り込み許可フラグがセットされていれば、スター
ト回路24によりクロック回路25が動作し、システムクロ
ックφ１，φ２が発生する。ここで、CPU23と周辺回路2
6は動作を開始し、割り込み処理が実行される。
〈発明の効果〉 以上説明したように、本発明においては、スタンバイ状
態においても外部のキー入力や他システムからの信号な
とによる割り込み要求を受け付けて割り込み処理を実行
することができるようにしたので、マイクロコンピュー
タを効率良く使用することができ、しかも、不用な電力
消費が無い。
態においても外部のキー入力や他システムからの信号な
とによる割り込み要求を受け付けて割り込み処理を実行
することができるようにしたので、マイクロコンピュー
タを効率良く使用することができ、しかも、不用な電力
消費が無い。
第１図は本発明実施例の構成を示す回路図、第２図は本
発明実施例を適用したマイクロコンピュータの構成を示
すブロック回路図、第３図は本発明実施例の動作タイミ
ングチャート、第４図は第１図に示すゲート３の具体的
構成図である。 １〜10,12……ゲート 11……割り込み要求フリップフロップ 21……割り込み入力回路 ▲▼……信号 ▲▼……割り込み要求信号 φ１，φ２……システムクロック
発明実施例を適用したマイクロコンピュータの構成を示
すブロック回路図、第３図は本発明実施例の動作タイミ
ングチャート、第４図は第１図に示すゲート３の具体的
構成図である。 １〜10,12……ゲート 11……割り込み要求フリップフロップ 21……割り込み入力回路 ▲▼……信号 ▲▼……割り込み要求信号 φ１，φ２……システムクロック
Claims (1)
- 【請求項１】通常の動作モードでは第一のレベルと第二
のレベル間を遷移するシステムクロックが、上記第一の
レベルに固定されるスタンバイモードを有するマイクロ
コンピュータにおける割り込み入力回路であって、 割り込み入力信号が印加される割り込み入力端子と、 第一のシステムクロックが上記第一のレベルのときに入
力信号の反転信号を出力する第一のインバータを含み、
上記割り込み入力端子より入力される割り込み入力信号
を上記第一のシステムクロックでサンプリングして、上
記割り込み入力信号と同相の信号を出力する第一の回路
と、 上記第一の回路に含まれる上記第一のインバータの出力
信号をその入力とするインバータであって、上記第一の
システムクロックとは位相がずれた第二のシステムクロ
ックが上記第一のレベルのときに入力信号の反転信号を
出力する第二のインバータと、該第二のインバータの出
力信号をその入力とする第三のインバータとを含み、上
記第一のインバータの出力信号を上記第二のシステムク
ロックでサンプリングして、上記割り込み入力信号と逆
相の信号を出力する第二の回路と、 上記第一の回路と第二の回路の出力信号を、その入力と
し、上記割り込み入力信号入力時に、上記第一及び第二
のシステムクロックで規定される所定のパルス幅を有す
る信号を出力するゲート回路と、 該ゲート回路の出力が入力される割り込み要求フリップ
フロップとを有する割り込み入力回路において、 上記第二の回路に設けられる上記第三のインバータを、
上記通常の動作モード時に動作し、上記スタンバイモー
ド時に非動作となるインバータとするとともに、 少なくとも一方が、上記通常の動作モード時に非動作と
なり、上記スタンバイモード時に動作するインバータで
ある、二段のインバータを、上記第三のインバータと並
列に接続してなることを特徴とする割り込み入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087318A JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087318A JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245242A JPS61245242A (ja) | 1986-10-31 |
| JPH0731607B2 true JPH0731607B2 (ja) | 1995-04-10 |
Family
ID=13911492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087318A Expired - Lifetime JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731607B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2525848B2 (ja) * | 1988-02-12 | 1996-08-21 | キヤノン株式会社 | 電子機器および電子機器の付属機器 |
| JP4514371B2 (ja) * | 2001-08-27 | 2010-07-28 | 三洋電機株式会社 | マイクロコンピュータ |
| CN117938139A (zh) * | 2024-02-04 | 2024-04-26 | 博越微电子(江苏)有限公司 | 一种用于消除isi效应的标准单元电路及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222349A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 情報処理装置 |
| JPS59167752A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-04-23 JP JP60087318A patent/JPH0731607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61245242A (ja) | 1986-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |