JPH0689230A - キャッシュメモリ・リードデータの整列回路 - Google Patents
キャッシュメモリ・リードデータの整列回路Info
- Publication number
- JPH0689230A JPH0689230A JP4240209A JP24020992A JPH0689230A JP H0689230 A JPH0689230 A JP H0689230A JP 4240209 A JP4240209 A JP 4240209A JP 24020992 A JP24020992 A JP 24020992A JP H0689230 A JPH0689230 A JP H0689230A
- Authority
- JP
- Japan
- Prior art keywords
- data
- byte
- address
- data array
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】データアレイの読出し幅がＮバイトである場合
に、各種演算で使用する２〜Ｎバイト幅のデータがＮバ
イト境界を跨ぐケースでも一回のデータアクセスで演算
に使用する２〜Ｎバイト幅のデータを得る。 【構成】データアレイをバイト単位（第一〜第四データ
アレイ３，４，５，６）に分け、主記憶アドレスレジス
タ１の示すデータが第二データアレイ４中にある場合
は、第一データアレイ３の入力アドレスを加算回路７に
より歩進し、レジスタ１の示すデータが第三データアレ
イ５中にある場合は、第一と第二データアレイ３，４の
入力アドレスを加算回路７により歩進し、レジスタ１の
示すデータが第四データアレイ６中にある場合は、第一
と第二と第四データアレイ３，４，６の入力アドレスを
加算回路７により歩進して、主記憶アドレスの連続する
４バイト幅のデータを第一データアレイ３〜第四データ
アレイ６から読み出し、そのデータに対してデータ整列
回路２で整列を行う。
に、各種演算で使用する２〜Ｎバイト幅のデータがＮバ
イト境界を跨ぐケースでも一回のデータアクセスで演算
に使用する２〜Ｎバイト幅のデータを得る。 【構成】データアレイをバイト単位（第一〜第四データ
アレイ３，４，５，６）に分け、主記憶アドレスレジス
タ１の示すデータが第二データアレイ４中にある場合
は、第一データアレイ３の入力アドレスを加算回路７に
より歩進し、レジスタ１の示すデータが第三データアレ
イ５中にある場合は、第一と第二データアレイ３，４の
入力アドレスを加算回路７により歩進し、レジスタ１の
示すデータが第四データアレイ６中にある場合は、第一
と第二と第四データアレイ３，４，６の入力アドレスを
加算回路７により歩進して、主記憶アドレスの連続する
４バイト幅のデータを第一データアレイ３〜第四データ
アレイ６から読み出し、そのデータに対してデータ整列
回路２で整列を行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置のキャッ
シュメモリに関し、特にそのキャッシュメモリのリード
データの整列回路に関する。
シュメモリに関し、特にそのキャッシュメモリのリード
データの整列回路に関する。
【０００２】
【従来の技術】従来、キャッシュメモリを持つ情報処理
装置において、キャッシュメモリの読出し幅がＮバイト
である場合、一回のキャッシュメモリアクセスで読み出
すデータは主記憶アドレスがＮのｎ倍（Ｎバイト境界と
呼ぶ）から始まるＮバイト境界を跨いでいるときには、
キャッシュメモリを二回アクセスしていた。
装置において、キャッシュメモリの読出し幅がＮバイト
である場合、一回のキャッシュメモリアクセスで読み出
すデータは主記憶アドレスがＮのｎ倍（Ｎバイト境界と
呼ぶ）から始まるＮバイト境界を跨いでいるときには、
キャッシュメモリを二回アクセスしていた。
【０００３】まず一回目のアクセスで読み出したＮバイ
ト境界内のデータを含むＮバイト幅のデータをレジスタ
に格納し、次に一回目のアクセスアドレスに“Ｎ”を加
算したアドレスによる二回目のアクセスで読み出したＮ
バイト幅のデータを一度目のアドレスで読み出したデー
タを格納しているレジスタとは別のレジスタに格納す
る。その後、データ整列回路において上記の二つのレジ
スタの出力から演算に使用する２バイト〜Ｎバイト幅の
データを生成していた。
ト境界内のデータを含むＮバイト幅のデータをレジスタ
に格納し、次に一回目のアクセスアドレスに“Ｎ”を加
算したアドレスによる二回目のアクセスで読み出したＮ
バイト幅のデータを一度目のアドレスで読み出したデー
タを格納しているレジスタとは別のレジスタに格納す
る。その後、データ整列回路において上記の二つのレジ
スタの出力から演算に使用する２バイト〜Ｎバイト幅の
データを生成していた。
【０００４】
【発明が解決しようとする課題】上述した従来の情報処
理装置のキャッシュメモリ・リードデータの整列回路で
は、演算に使用する２バイト〜Ｎバイト幅のデータがＮ
バイト境界を跨いでいる場合はキャッシュメモリを二回
アクセスしないとデータ整列に必要なデータを得ること
ができない。また、一回目のアクセスで読み出したＮバ
イトのデータを格納するレジスタが必要となり、ハード
ウェア量の増大につながるという問題がある。
理装置のキャッシュメモリ・リードデータの整列回路で
は、演算に使用する２バイト〜Ｎバイト幅のデータがＮ
バイト境界を跨いでいる場合はキャッシュメモリを二回
アクセスしないとデータ整列に必要なデータを得ること
ができない。また、一回目のアクセスで読み出したＮバ
イトのデータを格納するレジスタが必要となり、ハード
ウェア量の増大につながるという問題がある。
【０００５】本発明の目的は、上記の欠点を解消し、デ
ータアレイの読出し幅がＮバイトである場合に、各種演
算で使用する２〜Ｎバイト幅のデータがＮバイト境界を
跨ぐケースでも一回のデータアクセスで演算に使用する
２〜Ｎバイト幅のデータを得るキャッシュメモリ・リー
ドデータの整列回路を提供することにある。
ータアレイの読出し幅がＮバイトである場合に、各種演
算で使用する２〜Ｎバイト幅のデータがＮバイト境界を
跨ぐケースでも一回のデータアクセスで演算に使用する
２〜Ｎバイト幅のデータを得るキャッシュメモリ・リー
ドデータの整列回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のキャッシュメモ
リ・リードデータの整列回路は、主記憶アドレスを格納
する主記憶アドレスレジスタと、主記憶アドレスレジス
タの下位ビットの加算回路と、Ｎバイト幅のデータアレ
イのリードデータの整列を行うデータ整列回路と、デー
タ整列回路の出力データを格納するデータレジスタとを
有し、Ｎバイト幅のデータアレイの入力アドレスをバイ
ト単位に制御し、主記憶アドレスがＮバイト境界内のバ
イトｍ（ｍ＝１〜Ｎ−１）のデータを指定したときに、
Ｎバイト幅のデータアレイのバイト０〜バイト（ｍ−
１）の入力アドレスをインクリメントしてバイト０〜バ
イト（ｍ−１）から読み出したｍバイト幅のデータを、
データ整列回路においてＮバイト幅のデータアレイのバ
イトｍ〜バイト（Ｎ−１）から読み出した（Ｎ−ｍ）バ
イト幅データの後ろに整列している。
リ・リードデータの整列回路は、主記憶アドレスを格納
する主記憶アドレスレジスタと、主記憶アドレスレジス
タの下位ビットの加算回路と、Ｎバイト幅のデータアレ
イのリードデータの整列を行うデータ整列回路と、デー
タ整列回路の出力データを格納するデータレジスタとを
有し、Ｎバイト幅のデータアレイの入力アドレスをバイ
ト単位に制御し、主記憶アドレスがＮバイト境界内のバ
イトｍ（ｍ＝１〜Ｎ−１）のデータを指定したときに、
Ｎバイト幅のデータアレイのバイト０〜バイト（ｍ−
１）の入力アドレスをインクリメントしてバイト０〜バ
イト（ｍ−１）から読み出したｍバイト幅のデータを、
データ整列回路においてＮバイト幅のデータアレイのバ
イトｍ〜バイト（Ｎ−１）から読み出した（Ｎ−ｍ）バ
イト幅データの後ろに整列している。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例のキャッシュメモ
リ・リードデータの整列回路の構成を示すブロック図で
ある。
リ・リードデータの整列回路の構成を示すブロック図で
ある。
【０００９】図１において、読出し幅が４バイトのデー
タアレイをバイト単位に四分割する。第一データアレイ
３、第二データアレイ４、第三データアレイ５、第四デ
ータアレイ６の容量はそれぞれ１Ｋバイト、読出し幅は
それぞれ１バイトである。また、キャシュメモリ（図示
せず）や主記憶（図示せず）上のデータを沢山のブロッ
ク（１ブロックの容量は１６バイトとする）に分割して
ブロック単位に主記憶との内容の一貫性（一致／不一
致）を制御するもとのとする。また、主記憶アドレスが
１６のｎ倍である主記憶アドレスをブロック境界と呼ぶ
ことにする。
タアレイをバイト単位に四分割する。第一データアレイ
３、第二データアレイ４、第三データアレイ５、第四デ
ータアレイ６の容量はそれぞれ１Ｋバイト、読出し幅は
それぞれ１バイトである。また、キャシュメモリ（図示
せず）や主記憶（図示せず）上のデータを沢山のブロッ
ク（１ブロックの容量は１６バイトとする）に分割して
ブロック単位に主記憶との内容の一貫性（一致／不一
致）を制御するもとのとする。また、主記憶アドレスが
１６のｎ倍である主記憶アドレスをブロック境界と呼ぶ
ことにする。
【００１０】第一データアレイ３には、主記憶アドレス
のビット（２８，２９）が“００”のデータ（４バイト
境界内のバイト０）が１０２４ワード記憶可能である。
同様に第二データアレイ４には主記憶アドレスのビット
（２８，２９）が“０１”のデータ（４バイト境界内の
バイト０）が１０２４ワード、第三データアレイ５には
主記憶アドレスのビット（２８，２９）が“１０”のデ
ータ（４バイト境界内のバイト０）が１０２４ワード、
第四データアレイ６には主記憶アドレスのビット（２
８，２９）が“１１”のデータ（４バイト境界内のバイ
ト０）が１０２４ワード記憶可能である。
のビット（２８，２９）が“００”のデータ（４バイト
境界内のバイト０）が１０２４ワード記憶可能である。
同様に第二データアレイ４には主記憶アドレスのビット
（２８，２９）が“０１”のデータ（４バイト境界内の
バイト０）が１０２４ワード、第三データアレイ５には
主記憶アドレスのビット（２８，２９）が“１０”のデ
ータ（４バイト境界内のバイト０）が１０２４ワード、
第四データアレイ６には主記憶アドレスのビット（２
８，２９）が“１１”のデータ（４バイト境界内のバイ
ト０）が１０２４ワード記憶可能である。
【００１１】第一データアレイ３〜第四データアレイ６
の入力アドレスは各々１０ビット必要であり、第一デー
タアレイ入力アドレス１４の上位８ビットには主記憶ア
ドレス（Ａ２０〜Ａ３１）を格納する主記憶アドレスレ
ジスタ１の出力である主記憶アドレス（Ａ２０〜Ａ２
７）１１が入り、下位２ビットには加算回路７出力の加
算回路第一出力アドレス（Ａ２８，Ａ２９）７１が入
る。第二データアレイ入力アドレス１５の上位８ビット
には主記憶アドレス（Ａ２０〜Ａ２７）１１が入り、下
位２ビットには加算回路７出力の加算回路第二出力アド
レス（Ａ２８，Ａ２９）７２が入る。第三データアレイ
入力アドレス１６の上位８ビットには主記憶アドレス
（Ａ２０〜Ａ２７）１１が入り、下位２ビットには加算
回路７出力の加算回路第三出力（Ａ２８，Ａ２９）７３
が入る。第四データアレイ入力アドレス１７の上位８ビ
ットには主記憶アドレス（Ａ２０〜Ａ２７）１１が入
り、下位２ビットには主記憶アドレスレジスタ１の出力
である主記憶アドレス（Ａ２８，Ａ２９）１２が入る。
の入力アドレスは各々１０ビット必要であり、第一デー
タアレイ入力アドレス１４の上位８ビットには主記憶ア
ドレス（Ａ２０〜Ａ３１）を格納する主記憶アドレスレ
ジスタ１の出力である主記憶アドレス（Ａ２０〜Ａ２
７）１１が入り、下位２ビットには加算回路７出力の加
算回路第一出力アドレス（Ａ２８，Ａ２９）７１が入
る。第二データアレイ入力アドレス１５の上位８ビット
には主記憶アドレス（Ａ２０〜Ａ２７）１１が入り、下
位２ビットには加算回路７出力の加算回路第二出力アド
レス（Ａ２８，Ａ２９）７２が入る。第三データアレイ
入力アドレス１６の上位８ビットには主記憶アドレス
（Ａ２０〜Ａ２７）１１が入り、下位２ビットには加算
回路７出力の加算回路第三出力（Ａ２８，Ａ２９）７３
が入る。第四データアレイ入力アドレス１７の上位８ビ
ットには主記憶アドレス（Ａ２０〜Ａ２７）１１が入
り、下位２ビットには主記憶アドレスレジスタ１の出力
である主記憶アドレス（Ａ２８，Ａ２９）１２が入る。
【００１２】加算回路７では前出の加算回路第一出力ア
ドレス（Ａ２８，Ａ２９）７１、加算回路第二出力アド
レス（Ａ２８，Ａ２９）７２、加算回路第三出力アドレ
ス（Ａ２８，Ａ２９）７３を以下のように生成する。ま
ず、加算回路第一出力アドレス（Ａ２８，Ａ２９）７１
は主記憶アドレス（Ａ３０，Ａ３１）１３の値が“０
１”“１０”“１１”のとき主記憶アドレス（２８，Ａ
２９）１２の値に“１”を加算して生成する。加算回路
第二出力アドレス（Ａ２８，Ａ２９）７２は主記憶アド
レス（Ａ３０，Ａ３１）１３の値が“１Ｘ”のとき主記
憶アドレス（２８，Ａ２９）１２の値に“１”を加算し
て生成する。加算回路第三出力アドレス（Ａ２８，Ａ２
９）７３は主記憶アドレス（Ａ３０，Ａ３１）１３の値
が“１１”のとき主記憶アドレス（２８，Ａ２９）１２
の値に“１”を加算して生成する（表１参照）。このよ
うに、加算回路第一出力アドレス（Ａ２８，Ａ２９）７
１を第一データアレイ入力アドレス１４の下位２ビッ
ト、加算回路第二出力アドレス（Ａ２８，Ａ２９）７２
を第二データアレイ入力アドレス１５の下位２ビット、
加算回路第三出力アドレス（Ａ２８，Ａ２９）７２を第
三データアレイ入力アドレス１６の下位２ビットとする
ことにより、主記憶アドレスレジスタ１に格納されてい
る主記憶アドレス（Ａ２０〜Ａ３１）が指定する１バイ
トのデータの先頭バイトとする主記憶アドレス（Ａ２０
〜Ａ３１）が連続する４バイト幅のデータを第一データ
アレイ３〜第四データアレイ６から読出し可能にする。
よって、主記憶アドレス（Ａ３０，Ａ３１）１３の値が
４バイト境界内のアドレス１，２，３を示す“０１”
“１０”“１１”であっても、一回のデータアレイアク
セスで４バイト境界を跨いでいる主記憶アドレスの連続
する４バイトのデータが読出し可能になる（但し、ブロ
ック内に限る）。キャッシュヒットの判定はブロック単
位に行い、かつ、同時に二つのブロックのキャッシュヒ
ットの判定は行わないため、ブロック境界を越えたデー
タがキャッシュヒットしているかどうかは判定できな
い。そのため、主記憶アドレス（Ａ２８，Ａ２９）１２
に“１”を加算した場合、ビット２８からのキャリーは
不要になるので無視している。その結果、主記憶アドレ
ス（Ａ２８〜Ａ３１）の値が“１１０１”（ブロック内
のバイト１３）、“１１１０”（ブロック内のバイト１
４）、“１１１１”（ブロック内のバイト１５）のケー
スでは主記憶アドレスの連続する４バイトのデータを読
み出すことはできない。）データ整列回路２は、第一デ
ータアレイリードデータ３１と第二データアレイリード
データ４１と第三データアレイリードデータ５１および
第四データアレイリードデータ６１を入力する４ｔｏｌ
マルチプレクサ３２個で構成される。４ｔｏｌマルチプ
レクサのセレクト信号として主記憶アドレス（Ａ３０，
Ａ３１）１３を用いる。第一データアレイリードデータ
３１をＲＤ０、第二データアレイリードデータ４１をＲ
Ｄ１、第三データアレイリードデータ５１をＲＤ２、第
四データアレイリードデータ６１をＲＤ３、４バイト幅
のデータ整列回路出力データ２１の各バイトを上位バイ
トから順にＤ０，Ｄ１，Ｄ２，Ｄ３と称した場合データ
整列回路出力データ２１は主記憶アドレス（Ａ３０，Ａ
３１）１３の値により表２のようになる。表２中の主記
憶アドレス（Ａ３０，Ａ３１）１３の値が“０１”“１
０”“１１”のケースは演算に使用する４バイト幅のデ
ータの先頭バイトのバイトの位置が順に４バイト境界内
のバイト１、バイト２、バイト３（０オリジン）である
ため、必ず４バイト境界を越えたデータがデータ整列回
路出力データ２１に含まれる。（但し、このときの主記
憶アドレス（Ａ２８，Ａ２９）の値は“１１”でないと
きに限る。“１１”だとブロック境界を越えてしまうた
め）。主記憶アドレス（Ａ３０，Ａ３１）１３の値が
“０１”のケースは、ＲＤ０が４バイト境界を越えたデ
ータであることを示し、同様に主記憶アドレス（Ａ３
０，Ａ３１）１３の値が“１０”のケースは、ＲＤ０，
ＲＤ１が４バイト境界を越えたデータであることを示
し、主記憶アドレス（Ａ３０，Ａ３１）１３の値が“１
１”のケースは、ＲＤ０，ＲＤ１，ＲＤ２が４バイト境
界を越えたデータであることを示している。また、４バ
イト幅のデータレジスタ８にはデータ整列回路出力デー
タ２１が格納されている。
ドレス（Ａ２８，Ａ２９）７１、加算回路第二出力アド
レス（Ａ２８，Ａ２９）７２、加算回路第三出力アドレ
ス（Ａ２８，Ａ２９）７３を以下のように生成する。ま
ず、加算回路第一出力アドレス（Ａ２８，Ａ２９）７１
は主記憶アドレス（Ａ３０，Ａ３１）１３の値が“０
１”“１０”“１１”のとき主記憶アドレス（２８，Ａ
２９）１２の値に“１”を加算して生成する。加算回路
第二出力アドレス（Ａ２８，Ａ２９）７２は主記憶アド
レス（Ａ３０，Ａ３１）１３の値が“１Ｘ”のとき主記
憶アドレス（２８，Ａ２９）１２の値に“１”を加算し
て生成する。加算回路第三出力アドレス（Ａ２８，Ａ２
９）７３は主記憶アドレス（Ａ３０，Ａ３１）１３の値
が“１１”のとき主記憶アドレス（２８，Ａ２９）１２
の値に“１”を加算して生成する（表１参照）。このよ
うに、加算回路第一出力アドレス（Ａ２８，Ａ２９）７
１を第一データアレイ入力アドレス１４の下位２ビッ
ト、加算回路第二出力アドレス（Ａ２８，Ａ２９）７２
を第二データアレイ入力アドレス１５の下位２ビット、
加算回路第三出力アドレス（Ａ２８，Ａ２９）７２を第
三データアレイ入力アドレス１６の下位２ビットとする
ことにより、主記憶アドレスレジスタ１に格納されてい
る主記憶アドレス（Ａ２０〜Ａ３１）が指定する１バイ
トのデータの先頭バイトとする主記憶アドレス（Ａ２０
〜Ａ３１）が連続する４バイト幅のデータを第一データ
アレイ３〜第四データアレイ６から読出し可能にする。
よって、主記憶アドレス（Ａ３０，Ａ３１）１３の値が
４バイト境界内のアドレス１，２，３を示す“０１”
“１０”“１１”であっても、一回のデータアレイアク
セスで４バイト境界を跨いでいる主記憶アドレスの連続
する４バイトのデータが読出し可能になる（但し、ブロ
ック内に限る）。キャッシュヒットの判定はブロック単
位に行い、かつ、同時に二つのブロックのキャッシュヒ
ットの判定は行わないため、ブロック境界を越えたデー
タがキャッシュヒットしているかどうかは判定できな
い。そのため、主記憶アドレス（Ａ２８，Ａ２９）１２
に“１”を加算した場合、ビット２８からのキャリーは
不要になるので無視している。その結果、主記憶アドレ
ス（Ａ２８〜Ａ３１）の値が“１１０１”（ブロック内
のバイト１３）、“１１１０”（ブロック内のバイト１
４）、“１１１１”（ブロック内のバイト１５）のケー
スでは主記憶アドレスの連続する４バイトのデータを読
み出すことはできない。）データ整列回路２は、第一デ
ータアレイリードデータ３１と第二データアレイリード
データ４１と第三データアレイリードデータ５１および
第四データアレイリードデータ６１を入力する４ｔｏｌ
マルチプレクサ３２個で構成される。４ｔｏｌマルチプ
レクサのセレクト信号として主記憶アドレス（Ａ３０，
Ａ３１）１３を用いる。第一データアレイリードデータ
３１をＲＤ０、第二データアレイリードデータ４１をＲ
Ｄ１、第三データアレイリードデータ５１をＲＤ２、第
四データアレイリードデータ６１をＲＤ３、４バイト幅
のデータ整列回路出力データ２１の各バイトを上位バイ
トから順にＤ０，Ｄ１，Ｄ２，Ｄ３と称した場合データ
整列回路出力データ２１は主記憶アドレス（Ａ３０，Ａ
３１）１３の値により表２のようになる。表２中の主記
憶アドレス（Ａ３０，Ａ３１）１３の値が“０１”“１
０”“１１”のケースは演算に使用する４バイト幅のデ
ータの先頭バイトのバイトの位置が順に４バイト境界内
のバイト１、バイト２、バイト３（０オリジン）である
ため、必ず４バイト境界を越えたデータがデータ整列回
路出力データ２１に含まれる。（但し、このときの主記
憶アドレス（Ａ２８，Ａ２９）の値は“１１”でないと
きに限る。“１１”だとブロック境界を越えてしまうた
め）。主記憶アドレス（Ａ３０，Ａ３１）１３の値が
“０１”のケースは、ＲＤ０が４バイト境界を越えたデ
ータであることを示し、同様に主記憶アドレス（Ａ３
０，Ａ３１）１３の値が“１０”のケースは、ＲＤ０，
ＲＤ１が４バイト境界を越えたデータであることを示
し、主記憶アドレス（Ａ３０，Ａ３１）１３の値が“１
１”のケースは、ＲＤ０，ＲＤ１，ＲＤ２が４バイト境
界を越えたデータであることを示している。また、４バ
イト幅のデータレジスタ８にはデータ整列回路出力デー
タ２１が格納されている。
【００１３】
【００１４】
【００１５】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ・リードデータの整列回路は、データアレイの
読出し幅がＮバイトである場合に、データアレイをバイ
ト単位にＮ個に分け、主記憶アドレスがＮバイト境界内
のバイトｍ（ｍ＝１〜Ｎ−１）のデータを指定したとき
に、データアレイのバイト０〜バイト（ｍ−１）の入力
アドレスをインクリメントすることにより、各種演算で
使用する２バイト〜Ｎバイト幅のデータがＮバイト境界
を跨ぐケース（但し、ブロック内の場合に限る）におい
ても一回のデータアクセスで必要とする２バイト〜Ｎバ
イト幅のデータを得ることが可能になり、ＣＰＵの性能
アップにつながるという効果がある。
ュメモリ・リードデータの整列回路は、データアレイの
読出し幅がＮバイトである場合に、データアレイをバイ
ト単位にＮ個に分け、主記憶アドレスがＮバイト境界内
のバイトｍ（ｍ＝１〜Ｎ−１）のデータを指定したとき
に、データアレイのバイト０〜バイト（ｍ−１）の入力
アドレスをインクリメントすることにより、各種演算で
使用する２バイト〜Ｎバイト幅のデータがＮバイト境界
を跨ぐケース（但し、ブロック内の場合に限る）におい
ても一回のデータアクセスで必要とする２バイト〜Ｎバ
イト幅のデータを得ることが可能になり、ＣＰＵの性能
アップにつながるという効果がある。
【００１６】また、上述したケースにおいてＮバイト境
界内のデータを格納するレジスタが不要になり、ハード
ウェア量の削減につながるという効果がある。
界内のデータを格納するレジスタが不要になり、ハード
ウェア量の削減につながるという効果がある。
【図１】本発明の一実施例のキャッシュメモリ・リード
データの整列回路の構成を示すブロック図である。
データの整列回路の構成を示すブロック図である。
１ 主記憶アドレスレジスタ ２ データ整列回路 ３ 第一データアレイ ４ 第二データアレイ ５ 第三データアレイ ６ 第四データアレイ ７ 加算回路 ８ データレジスタ １１ 主記憶アドレス（Ａ２０〜Ａ２７） １２ 主記憶アドレス（Ａ２８，Ａ２９） １３ 主記憶アドレス（Ａ３０，Ａ３１） １４ 第一データアレイ入力アドレス １５ 第二データアレイ入力アドレス １６ 第三データアレイ入力アドレス １７ 第四データアレイ入力アドレス ２１ データ整列回路出力データ ３１ 第一データアレイリードデータ ４１ 第二データアレイリードデータ ５１ 第三データアレイリードデータ ６１ 第四データアレイリードデータ ７１ 加算回路第一出力アドレス（Ａ２８，Ａ２９） ７２ 加算回路第二出力アドレス（Ａ２８，Ａ２９） ７３ 加算回路第三出力アドレス（Ａ２８，Ａ２９） ７４ 加算回路第四出力アドレス（Ａ２８，Ａ２９）
Claims (1)
- 【請求項１】 主記憶アドレスを格納する主記憶アドレ
スレジスタと、前記主記憶アドレスレジスタの下位ビッ
トの加算回路と、前記Ｎバイト幅のデータアレイのリー
ドデータの整列を行うデータ整列回路と、前記データ整
列回路の出力データを格納するデータレジスタとを有
し、前記Ｎバイト幅のデータアレイの入力アドレスをバ
イト単位に制御し、前記主記憶アドレスがＮバイト境界
内のバイトｍ（ｍ＝１〜Ｎ−１）のデータを指定したと
きに、前記Ｎバイト幅のデータアレイのバイト０〜バイ
ト（ｍ−１）の入力アドレスをインクリメントしてバイ
ト０〜バイト（ｍ−１）から読み出したｍバイト幅のデ
ータを、前記データ整列回路において前記Ｎバイト幅の
データアレイのバイトｍ〜バイト（Ｎ−１）から読み出
した（Ｎ−ｍ）バイト幅データの後ろに整列することを
特徴とするキャッシュメモリ・リードデータの整列回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240209A JPH0689230A (ja) | 1992-09-09 | 1992-09-09 | キャッシュメモリ・リードデータの整列回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240209A JPH0689230A (ja) | 1992-09-09 | 1992-09-09 | キャッシュメモリ・リードデータの整列回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689230A true JPH0689230A (ja) | 1994-03-29 |
Family
ID=17056079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240209A Withdrawn JPH0689230A (ja) | 1992-09-09 | 1992-09-09 | キャッシュメモリ・リードデータの整列回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115080453A (zh) * | 2022-07-20 | 2022-09-20 | 井芯微电子技术(天津)有限公司 | 地址计算阵列管理方法及系统 |
-
1992
- 1992-09-09 JP JP4240209A patent/JPH0689230A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115080453A (zh) * | 2022-07-20 | 2022-09-20 | 井芯微电子技术(天津)有限公司 | 地址计算阵列管理方法及系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3181515B2 (ja) | データ転送方法及びその方法を用いたデータ転送装置 | |
| US6684267B2 (en) | Direct memory access controller, and direct memory access control method | |
| JPH0689230A (ja) | キャッシュメモリ・リードデータの整列回路 | |
| JP2005141682A (ja) | 高速メモリアクセス制御装置 | |
| CN1357824A (zh) | 数据存取控制装置、方法及其所使用的指令格式 | |
| JP3076199B2 (ja) | バッファアクセス制御回路 | |
| JPS635432A (ja) | マイクロプロセツサ | |
| JPS6272042A (ja) | キヤツシユメモリ | |
| JPS602703B2 (ja) | 記憶装置リ−ド／ライト処理方式 | |
| JPH0727490B2 (ja) | キャッシュメモリ | |
| JPH02176839A (ja) | 情報処理装置 | |
| JPH09146877A (ja) | メモリ間データ転送制御装置 | |
| JPH0540685A (ja) | アドレスデコーダ | |
| JPS59201288A (ja) | アドレス変換方式 | |
| JPH03184143A (ja) | メモリアクセス方式 | |
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPS61112237A (ja) | デ−タ処理装置 | |
| JPH04188226A (ja) | 命令先読み制御装置 | |
| JPH04181420A (ja) | 指定データセットのデータ入出力方式 | |
| JPH0477948A (ja) | メモリアクセス制御方式およびそれを用いた情報処理装置 | |
| JPH0224748A (ja) | アドレス切替回路 | |
| JPH11328028A (ja) | 入出力バッファ、入出力バッファ制御方法、共有ファイルアクセス方法、多重計算機システム，入出力バッファ制御プログラムを記録した記録媒体、共有ファイルアクセスプログラムを記録した記録媒体 | |
| JPH0415843A (ja) | キャッシュメモリ内蔵マイクロプロセッサ | |
| JPH01223545A (ja) | バッファ記憶装置 | |
| JPH05128006A (ja) | 仮想計算機システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |