JPH03796B2 - - Google Patents
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- JPH03796B2 JPH03796B2 JP13378482A JP13378482A JPH03796B2 JP H03796 B2 JPH03796 B2 JP H03796B2 JP 13378482 A JP13378482 A JP 13378482A JP 13378482 A JP13378482 A JP 13378482A JP H03796 B2 JPH03796 B2 JP H03796B2
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- 238000005253 cladding Methods 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims 1
- 239000013078 crystal Substances 0.000 description 11
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
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- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
この発明は埋込み型半導体レーザの製造方法に
関するものである。
関するものである。
従来の埋込み型半導体レーザを、ｐ型InP基板
を用いた場合を例にとり第１図に示す。第１図に
おいて、１はプラス電極、２はｐ型InP基板結
晶、３はｐ型InPクラッド層、４はInGaAsP活性
層、５はｎ型InPクラツド層、６はｎ型InPブロ
ツク層、７はＰ型InP閉じ込め層、８はマイナス
電極である。
を用いた場合を例にとり第１図に示す。第１図に
おいて、１はプラス電極、２はｐ型InP基板結
晶、３はｐ型InPクラッド層、４はInGaAsP活性
層、５はｎ型InPクラツド層、６はｎ型InPブロ
ツク層、７はＰ型InP閉じ込め層、８はマイナス
電極である。
このような従来の埋込み型半導体レーザにおい
て、活性層４およびクラツド層３，５からなる埋
込まれ層の作成には通常化学エツチングが用いら
れるが、活性層４の幅の制御は、各面方位へのエ
ツチングレートにより自動的に決定されるエツチ
ングマスク幅の設定によつている。
て、活性層４およびクラツド層３，５からなる埋
込まれ層の作成には通常化学エツチングが用いら
れるが、活性層４の幅の制御は、各面方位へのエ
ツチングレートにより自動的に決定されるエツチ
ングマスク幅の設定によつている。
しかしながら、その方法は、ウエハー表面とマ
スクとの密着性の悪さに起因する設定外のサイド
エツチングや、エツチング液の濃度、温度の制御
の困難さなどにより、活性層４の幅を再現性よく
制御することが難しいという欠点を有していた。
また、発振閾値を低減するために活性層４の幅を
狭くすると、埋込まれ層全体の幅が小さくなり、
オーミツクがとりにくいという欠点も有してい
た。
スクとの密着性の悪さに起因する設定外のサイド
エツチングや、エツチング液の濃度、温度の制御
の困難さなどにより、活性層４の幅を再現性よく
制御することが難しいという欠点を有していた。
また、発振閾値を低減するために活性層４の幅を
狭くすると、埋込まれ層全体の幅が小さくなり、
オーミツクがとりにくいという欠点も有してい
た。
この発明は上記の点に鑑みなされたもので、活
性層幅を再現性よく制御することができ、しかも
活性層幅を狭くしても上部クラツド層の幅は狭く
ならず、したがつて電極とのオーミツクも容易に
とることができる埋込み型半導体レーザの製造方
法を提供することを目的とする。
性層幅を再現性よく制御することができ、しかも
活性層幅を狭くしても上部クラツド層の幅は狭く
ならず、したがつて電極とのオーミツクも容易に
とることができる埋込み型半導体レーザの製造方
法を提供することを目的とする。
以下この発明の実施例を図面を参照して説明す
るが、この前にこの発明の第１の実施例により製
造された埋込み型半導体レーザを第２図に示す。
第２図において、１１はプラス電極、１２はＰ型
InP基板結晶、１３はＰ型InPクラツド層、１４
はInGaAsP活性層、１５はｎ型InPクラツド層、
１６はｎ型InPブロツク層、１７はＰ型InP閉じ
込め層、１８はマイナス電極である。ここで、活
性層１４は従来に比較し非常に狭い幅に形成され
ている。しかし、クラツド層１５は、その活性層
１４上に逆台形状に形成されて、上面においては
比較的広い幅を維持している。一方、クラツド層
１３は、活性層１４の下に垂直部１９を有するよ
うに形成されている。
るが、この前にこの発明の第１の実施例により製
造された埋込み型半導体レーザを第２図に示す。
第２図において、１１はプラス電極、１２はＰ型
InP基板結晶、１３はＰ型InPクラツド層、１４
はInGaAsP活性層、１５はｎ型InPクラツド層、
１６はｎ型InPブロツク層、１７はＰ型InP閉じ
込め層、１８はマイナス電極である。ここで、活
性層１４は従来に比較し非常に狭い幅に形成され
ている。しかし、クラツド層１５は、その活性層
１４上に逆台形状に形成されて、上面においては
比較的広い幅を維持している。一方、クラツド層
１３は、活性層１４の下に垂直部１９を有するよ
うに形成されている。
以上のような埋込み型半導体レーザは第３図に
示すこの発明の第１の実施例により製造される。
示すこの発明の第１の実施例により製造される。
第３図Ａにおいて、１２はｐ型InP基板結晶で
あり、まずこの基板結晶１２上に１回目のLPE
（Liquid Phase Epitaxial：液相成長法）により
ｐ型InPクラツド層１３、InGaAsP活性層１４、
ｎ型InPクラツド層１５を順次成形する。そし
て、クラツド層１５上には適当な幅の絶縁体エツ
チングマスク２０を設ける。
あり、まずこの基板結晶１２上に１回目のLPE
（Liquid Phase Epitaxial：液相成長法）により
ｐ型InPクラツド層１３、InGaAsP活性層１４、
ｎ型InPクラツド層１５を順次成形する。そし
て、クラツド層１５上には適当な幅の絶縁体エツ
チングマスク２０を設ける。
しかる後、InPには活性であるがInGaAsPには
不活性である塩酸系（4HCl＋1H2O）エツチヤン
トにより、絶縁体エツチングマスク２０をマスク
としてｎ型InPクラツド層１５をエツチングし、
第３図Ｂに示すように残存クラツド層１５の両側
で活性層１４を露出させる。
不活性である塩酸系（4HCl＋1H2O）エツチヤン
トにより、絶縁体エツチングマスク２０をマスク
としてｎ型InPクラツド層１５をエツチングし、
第３図Ｂに示すように残存クラツド層１５の両側
で活性層１４を露出させる。
続いて、InGaAsPには活性であるがInPには不
活性である硫酸系（3H2SO4＋1H2O2＋1H2O）ま
たはフエリシアン化加系（K3Fe（CN）6＋KOH＋
H2O）のエツチヤントにより、InGaAsP活性層
１４の露出部のエツチング、さらには活性層１４
のサイドエツチングを行う。このサイドエツチン
グにより、活性層１４は最終的には第３図Ｃに示
すように、クラツド層１５の中央部下のみに幅狭
に残される。
活性である硫酸系（3H2SO4＋1H2O2＋1H2O）ま
たはフエリシアン化加系（K3Fe（CN）6＋KOH＋
H2O）のエツチヤントにより、InGaAsP活性層
１４の露出部のエツチング、さらには活性層１４
のサイドエツチングを行う。このサイドエツチン
グにより、活性層１４は最終的には第３図Ｃに示
すように、クラツド層１５の中央部下のみに幅狭
に残される。
しかる後、前記した塩酸系のエツチヤントによ
り残存活性層１４をマスクとしてＰ型InPクラツ
ド層１３およびｐ型InP基板結晶１２の厚さ方向
のエツチングを行う。このエツチングを行うと、
第３図Ｄに示すように、まずクラツド層１３が活
性層１４の下に垂直部１９として残るようにエツ
チングされ、しかる後、クラツド層１３の下部側
および基板結晶１２表面側が台形状となるように
エツチングされる。この時同時に、ｎ型InPクラ
ツド層１５に対しても活性層１４をマスクとして
下方から厚さ方向にエツチングが行われる。ただ
し、ｎ型InPクラツド層１５に関しては、垂直部
を経ることなく、即、逆台形状にエツチングされ
る。このように、２つのクラツド層１３，１５で
エツチング形状が異なる点はその理由が不明であ
る。しかし、実験をくり返したところ、いずれも
上記のようなエツチング形状となつた。
り残存活性層１４をマスクとしてＰ型InPクラツ
ド層１３およびｐ型InP基板結晶１２の厚さ方向
のエツチングを行う。このエツチングを行うと、
第３図Ｄに示すように、まずクラツド層１３が活
性層１４の下に垂直部１９として残るようにエツ
チングされ、しかる後、クラツド層１３の下部側
および基板結晶１２表面側が台形状となるように
エツチングされる。この時同時に、ｎ型InPクラ
ツド層１５に対しても活性層１４をマスクとして
下方から厚さ方向にエツチングが行われる。ただ
し、ｎ型InPクラツド層１５に関しては、垂直部
を経ることなく、即、逆台形状にエツチングされ
る。このように、２つのクラツド層１３，１５で
エツチング形状が異なる点はその理由が不明であ
る。しかし、実験をくり返したところ、いずれも
上記のようなエツチング形状となつた。
しかる後、基板結晶１２上に、クラツド層１
３，１５および活性層１４の側方を覆うように、
第２図で示したｎ型InPブロツク層１６およびｐ
型InP閉じ込め層１７（埋込み層）を２回目の
LPEにより成長させる。
３，１５および活性層１４の側方を覆うように、
第２図で示したｎ型InPブロツク層１６およびｐ
型InP閉じ込め層１７（埋込み層）を２回目の
LPEにより成長させる。
以上の説明から明らかなように、第１の実施例
では、InPには不活性のエツチヤントを用いた活
性層１４のエツチングにより、マスク２０の幅や
クラツド層１５の厚みなどに無関係に、活性層１
４の幅を再現性よく自由に制御できる。したがつ
て、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層１４の幅を狭くして
発振閾値の低減を図ることができる。
では、InPには不活性のエツチヤントを用いた活
性層１４のエツチングにより、マスク２０の幅や
クラツド層１５の厚みなどに無関係に、活性層１
４の幅を再現性よく自由に制御できる。したがつ
て、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層１４の幅を狭くして
発振閾値の低減を図ることができる。
また、活性層１４をマスクとしてクラツド層１
３と基板結晶１２をエツチングする際、同時にク
ラツド層もエツチングされるが、上記エツチング
を厚さ方向にのみ行うことによりクラツド層１５
は逆台形状にエツチングされる。したがつて、た
とえ活性層１４の幅を狭くしても、クラツド層１
５の上面は、マスク２０の幅で決まる広い幅を維
持するようになり、その結果として電極とのオー
ミツクを容易にとることができる。
３と基板結晶１２をエツチングする際、同時にク
ラツド層もエツチングされるが、上記エツチング
を厚さ方向にのみ行うことによりクラツド層１５
は逆台形状にエツチングされる。したがつて、た
とえ活性層１４の幅を狭くしても、クラツド層１
５の上面は、マスク２０の幅で決まる広い幅を維
持するようになり、その結果として電極とのオー
ミツクを容易にとることができる。
また、活性層１４をマスクとしてクラツド層１
３および基板結晶１２を厚さ方向にエツチングす
ることでクラツド層１３の垂直部１９を形成して
おり、これにより活性層１４と基板結晶１２との
間に急峻な段差を大きくとることができる。した
がって、ｐ型InP基板を用いた半導体レーザにお
いては、ブロツク層１６を成長させた際に、その
ブロツク層１６の反り上がりを活性層１４より下
の位置で止める必要があるが、それを容易に行う
ことができる。
３および基板結晶１２を厚さ方向にエツチングす
ることでクラツド層１３の垂直部１９を形成して
おり、これにより活性層１４と基板結晶１２との
間に急峻な段差を大きくとることができる。した
がって、ｐ型InP基板を用いた半導体レーザにお
いては、ブロツク層１６を成長させた際に、その
ブロツク層１６の反り上がりを活性層１４より下
の位置で止める必要があるが、それを容易に行う
ことができる。
以上の説明から明らかなように、この発明の製
造方法では、活性層とクラツド層とを独立にエツ
チングし、しかも残存活性層をマスクとしてクラ
ツド層をエツチングする際、厚さ方向にエツチン
グし、下部クラツド層には残存活性層の下に垂直
部を形成する。したがつて、この発明の方法によ
れば、活性層の幅を再現性よく自由に制御でき
て、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層の幅を狭くして発振
閾値の低減を図ることができ、さらには、活性層
の幅を狭くしても上部クラツド層の幅を広くとつ
て電極とのオーミツクを容易にとることができ
る。また、ｐ型InP基板を用いた半導体レーザに
おいては、ブロツク層を成長させた際に、そのブ
ロツク層の反り上がりを活性層より下の位置で止
める必要があるが、前記クラツド層の垂直部の存
在により、それを容易に行うことができるもので
ある。
造方法では、活性層とクラツド層とを独立にエツ
チングし、しかも残存活性層をマスクとしてクラ
ツド層をエツチングする際、厚さ方向にエツチン
グし、下部クラツド層には残存活性層の下に垂直
部を形成する。したがつて、この発明の方法によ
れば、活性層の幅を再現性よく自由に制御でき
て、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層の幅を狭くして発振
閾値の低減を図ることができ、さらには、活性層
の幅を狭くしても上部クラツド層の幅を広くとつ
て電極とのオーミツクを容易にとることができ
る。また、ｐ型InP基板を用いた半導体レーザに
おいては、ブロツク層を成長させた際に、そのブ
ロツク層の反り上がりを活性層より下の位置で止
める必要があるが、前記クラツド層の垂直部の存
在により、それを容易に行うことができるもので
ある。
第１図は従来の埋込み型半導体レーザを示す断
面図、第２図はこの発明の第１の実施例により製
造された埋込み型半導体レーザを示す断面図、第
３図はこの発明の埋込み型半導体レーザの製造方
法の第１の実施例を示す断面図である。 １２……ｐ型InP基板結晶、１３……ｐ型InP
クラツド層、１４……InGaAsP活性層、１５…
…ｎ型InPクラツド層、１６……ｎ型InPブロツ
ク層、１７……ｐ型InP閉じ込め層、１９……垂
直部。
面図、第２図はこの発明の第１の実施例により製
造された埋込み型半導体レーザを示す断面図、第
３図はこの発明の埋込み型半導体レーザの製造方
法の第１の実施例を示す断面図である。 １２……ｐ型InP基板結晶、１３……ｐ型InP
クラツド層、１４……InGaAsP活性層、１５…
…ｎ型InPクラツド層、１６……ｎ型InPブロツ
ク層、１７……ｐ型InP閉じ込め層、１９……垂
直部。
Claims (1)
- １ 基板上に第１のクラツド層、活性層、第２の
クラツド層を順次形成した後、第２のクラツド層
のみを選択的にエツチングして、残在第２のクラ
ツド層の両側で活性層を露出させる工程と、この
活性層の露出部をエツチングするとともに活性層
のサイドエツチングを行い、前記残存第２のクラ
ツド層の下に活性層を幅狭に残す工程と、この残
存活性層をマスクとしてクラツド層を厚さ方向に
エツチングし、残存活性層の下に第１のクラツド
層の垂直部を形成する工程と、残存クラツド層お
よび残存活性層の側方を覆うように埋込み層を形
成する工程とを具備することを特徴とする埋込み
型半導体レーザーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13378482A JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13378482A JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925290A JPS5925290A (ja) | 1984-02-09 |
| JPH03796B2 true JPH03796B2 (ja) | 1991-01-08 |
Family
ID=15112913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13378482A Granted JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925290A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810779B2 (ja) * | 1987-02-23 | 1996-01-31 | アンリツ株式会社 | 半導体レ−ザ |
| JPH088391B2 (ja) * | 1987-02-23 | 1996-01-29 | アンリツ株式会社 | 半導体レ−ザ |
-
1982
- 1982-08-02 JP JP13378482A patent/JPS5925290A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925290A (ja) | 1984-02-09 |
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