JPH0379937B2 - - Google Patents
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- JPH0379937B2 JPH0379937B2 JP56036041A JP3604181A JPH0379937B2 JP H0379937 B2 JPH0379937 B2 JP H0379937B2 JP 56036041 A JP56036041 A JP 56036041A JP 3604181 A JP3604181 A JP 3604181A JP H0379937 B2 JPH0379937 B2 JP H0379937B2
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- Japan
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- battery
- power supply
- circuit
- voltage
- supply circuit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Secondary Cells (AREA)
Description
【発明の詳細な説明】
本発明は、バツテリ過放電検出方式、特に通常
電源、バツテリおよびバツテリでバツクアツプさ
れた回路をそなえ上記バツテリは上記通常電源に
より充電されつつ上記バツテリでバツクアツプさ
れた回路を動作させる電子装置において、上記通
常電源が投入されると上記バツテリへの充電開始
を遅延せしめると共にバツテリ過放電状態を検出
できるようにしたバツテリ過放電検出方式に関す
るものである。
電源、バツテリおよびバツテリでバツクアツプさ
れた回路をそなえ上記バツテリは上記通常電源に
より充電されつつ上記バツテリでバツクアツプさ
れた回路を動作させる電子装置において、上記通
常電源が投入されると上記バツテリへの充電開始
を遅延せしめると共にバツテリ過放電状態を検出
できるようにしたバツテリ過放電検出方式に関す
るものである。
マイクロプロセツサなどの電子回路を無停電動
作させる為の電源として、一般にニツケル・カド
ミウム電池などの充放電可能なバツテリが用いら
れる。この種のバツテリは通常第１図に図示する
如く、通常電源回路１から抵抗Ｒ、ダイオードＤ
などを介して充電されつつバツテリによりバツク
アツプされた回路即ちバツテリでバツクアツプさ
れた回路２を動作せしめるよう構成される。なお
図示符号３はバツテリである。
作させる為の電源として、一般にニツケル・カド
ミウム電池などの充放電可能なバツテリが用いら
れる。この種のバツテリは通常第１図に図示する
如く、通常電源回路１から抵抗Ｒ、ダイオードＤ
などを介して充電されつつバツテリによりバツク
アツプされた回路即ちバツテリでバツクアツプさ
れた回路２を動作せしめるよう構成される。なお
図示符号３はバツテリである。
ところでこの種の電子装置において、バツテリ
が過放電状態にあると、バツテリでバツクアツプ
された回路２が正常な動作を行なえなくなり、例
えば情報の消失、各種の誤動作を行なうなどの状
態が発生する。しかしこのような状態の発生にも
かかわらず通常電源１を投入すると、バツテリ３
は急速に電圧が上昇し、バツテリでバツクアツプ
された回路２は異常な状態のままで再び動作を開
始することとなる。
が過放電状態にあると、バツテリでバツクアツプ
された回路２が正常な動作を行なえなくなり、例
えば情報の消失、各種の誤動作を行なうなどの状
態が発生する。しかしこのような状態の発生にも
かかわらず通常電源１を投入すると、バツテリ３
は急速に電圧が上昇し、バツテリでバツクアツプ
された回路２は異常な状態のままで再び動作を開
始することとなる。
本発明は上記の点を考慮し、通常電源回路１の
電源投入時にバツテリ３が過放電状態にあること
を簡単な構成により検出し得るようにし当該検出
信号によりバツテリでバツクアツプされた回路２
がリセツト状態になるようにして正常な動作が開
始できるようにすることを目的としている。そし
てそのため本発明のバツテリ過放電検出方式は、 通常電源回路１と、バツテリ３と、バツテリ３
でバツクアツプされた回路２とを備え、上記バツ
テリ３が、上記通常電源回路１により充電されつ
つ上記バツテリでバツクアツプされた回路２を動
作させる電子装置において、 通常電源回路１の電源投入が行われ、電源電圧
が正常値になつた後に充電指示信号を発生する制
御手段８と、 充電指示信号が発生する迄は通常電源回路１か
らバツテリ３への充電を阻止し、充電指示信号が
出されていることを条件として通常電源回路１か
らバツテリ３への充電を行う給電制御用スイツチ
手段４と、 バツテリ３の一端とバツテリ・バツクアツプ回
路２を接続する電力供給線と、 通常電源回路１の出力によつて付勢される基準
電圧発生手段５と、 アノードが抵抗を介して上記通常電源回路１に
接続され、カソードが所定電位とされ、アノード
電圧がバツテリ状態信号として出力されるサイリ
スタ１１と、 エミツタに基準電圧発生手段５から出力される
基準電圧が印加され、ベースが抵抗を介して上記
電力供給線に接続され、コレクタが抵抗を介して
上記サイリスタ１１のゲートに接続されたPNP
トランジスタ９と を具備し、 通常電源回路１が投入されてから給電制御用ス
イツチ手段４がオンされるまでの間において、バ
ツテリ３の電圧が基準電圧より低下している場合
には、PNPトランジスタ９を通じ、基準電圧で
バツテリ３を充電すると同時にサイリスタ１１を
点弧し、これにより過放電を検出する ことを特徴とするものである。以下第２図および
第３図を参照しつつ本発明を説明する。
電源投入時にバツテリ３が過放電状態にあること
を簡単な構成により検出し得るようにし当該検出
信号によりバツテリでバツクアツプされた回路２
がリセツト状態になるようにして正常な動作が開
始できるようにすることを目的としている。そし
てそのため本発明のバツテリ過放電検出方式は、 通常電源回路１と、バツテリ３と、バツテリ３
でバツクアツプされた回路２とを備え、上記バツ
テリ３が、上記通常電源回路１により充電されつ
つ上記バツテリでバツクアツプされた回路２を動
作させる電子装置において、 通常電源回路１の電源投入が行われ、電源電圧
が正常値になつた後に充電指示信号を発生する制
御手段８と、 充電指示信号が発生する迄は通常電源回路１か
らバツテリ３への充電を阻止し、充電指示信号が
出されていることを条件として通常電源回路１か
らバツテリ３への充電を行う給電制御用スイツチ
手段４と、 バツテリ３の一端とバツテリ・バツクアツプ回
路２を接続する電力供給線と、 通常電源回路１の出力によつて付勢される基準
電圧発生手段５と、 アノードが抵抗を介して上記通常電源回路１に
接続され、カソードが所定電位とされ、アノード
電圧がバツテリ状態信号として出力されるサイリ
スタ１１と、 エミツタに基準電圧発生手段５から出力される
基準電圧が印加され、ベースが抵抗を介して上記
電力供給線に接続され、コレクタが抵抗を介して
上記サイリスタ１１のゲートに接続されたPNP
トランジスタ９と を具備し、 通常電源回路１が投入されてから給電制御用ス
イツチ手段４がオンされるまでの間において、バ
ツテリ３の電圧が基準電圧より低下している場合
には、PNPトランジスタ９を通じ、基準電圧で
バツテリ３を充電すると同時にサイリスタ１１を
点弧し、これにより過放電を検出する ことを特徴とするものである。以下第２図および
第３図を参照しつつ本発明を説明する。
第２図は本発明の一実施例構成、第３図はその
動作説明図を夫々示している。
動作説明図を夫々示している。
第２図において、３はバツテリ、４は給電制御
用スイツチング・トランジスタ、５は基準電圧発
生回路、６は電圧比較回路、７は状態信号発生回
路、８は給電制御用スイツチング・トランジスタ
４の制御部を制御する制御回路、９はPNPトラ
ンジスタ、１０はNPNトランジスタ、１１はサ
イリスタ、１２ないし１４は夫々ゼナ・ダイオー
ド、１５はリレー巻線、１６はリレー接点、１７
はダイオード、１８ないし２６は夫々抵抗、２７
はコンデンサを夫々表わしている。以下処理およ
び動作を第３図をあわせ参照しつつ説明する。
用スイツチング・トランジスタ、５は基準電圧発
生回路、６は電圧比較回路、７は状態信号発生回
路、８は給電制御用スイツチング・トランジスタ
４の制御部を制御する制御回路、９はPNPトラ
ンジスタ、１０はNPNトランジスタ、１１はサ
イリスタ、１２ないし１４は夫々ゼナ・ダイオー
ド、１５はリレー巻線、１６はリレー接点、１７
はダイオード、１８ないし２６は夫々抵抗、２７
はコンデンサを夫々表わしている。以下処理およ
び動作を第３図をあわせ参照しつつ説明する。
当該回路に第３図図示a1の如き通常電源１によ
る直流電圧Ｖが印加されると、制御回路８におい
て、図示端子Ａから抵抗２６および第２図図示の
如きスイツチング状態にあるリレー接点１６を介
して電流が流れると共に、図示端子Ａから抵抗２
４を介してコンデンサ２７に充電電流が流れコン
デンサ２７の端子間電圧が第３図図示波形a2の如
く上昇してゆく。そしてコンデンサ２７端子間電
圧がゼナ・ダイオード１３のゼナ電圧値にトラン
ジスタ１０のベース・エミツタ間電圧値を加算し
た電圧値に到達するようになると、トランジスタ
１０がオフ状態からオン状態に反転しリレー巻線
１５に電流が供給開始される。このためリレー接
点１６において接点切替動作が行なわれ、給電制
御用スイツチング・トランジスタ４のベース電圧
は急激に上昇し、オフ状態からオン状態に反転
し、バツテリ３に充電電流が供給されるようにな
る。即ちバツテリ３の＋端子電圧即ち図示点Ｂの
端子電圧は第３図図示の波形a5で示す如くなる。
る直流電圧Ｖが印加されると、制御回路８におい
て、図示端子Ａから抵抗２６および第２図図示の
如きスイツチング状態にあるリレー接点１６を介
して電流が流れると共に、図示端子Ａから抵抗２
４を介してコンデンサ２７に充電電流が流れコン
デンサ２７の端子間電圧が第３図図示波形a2の如
く上昇してゆく。そしてコンデンサ２７端子間電
圧がゼナ・ダイオード１３のゼナ電圧値にトラン
ジスタ１０のベース・エミツタ間電圧値を加算し
た電圧値に到達するようになると、トランジスタ
１０がオフ状態からオン状態に反転しリレー巻線
１５に電流が供給開始される。このためリレー接
点１６において接点切替動作が行なわれ、給電制
御用スイツチング・トランジスタ４のベース電圧
は急激に上昇し、オフ状態からオン状態に反転
し、バツテリ３に充電電流が供給されるようにな
る。即ちバツテリ３の＋端子電圧即ち図示点Ｂの
端子電圧は第３図図示の波形a5で示す如くなる。
一方直流電源Ｖの印加によつて、図示点Ａから
抵抗１９を介してバツテリの正常電圧範囲の最小
値からトランジスタ９のベース・エミツタ間電圧
を差し引いたゼナ電圧値をもつ様に選択したゼ
ナ・ダイオード１２に電流が流れ、トランジスタ
９のエミツタ電圧は第３図図示波形a4で示す如く
ゼナ・ダイオード１２のゼナ電圧レベルに維持さ
れる。この状態において、バツテリ３の端子間電
圧が過放電状態にあると、トランジスタ９はオン
状態にスイツチングされ、抵抗２１および抵抗２
２を介して電流が流れる。このためサイリスタ１
１のゲート電圧は第３図図示a6に図示する如き波
形で印加され、サイリスタ１１はオン状態にされ
る。このためサイリスタ１１のアノード電圧波形
即ちバツテリ状態信号は第３図a7に図示する如き
ものとなる。他方、上記状態において、バツテリ
３の端子間電圧が正常な電圧レベルをもつものと
すれば、トランジスタ９はオフ状態に維持されつ
づけサイリスタ１１はオフ状態に維持される。即
ちサイリスタ１１のゲート電圧波形およびアノー
ド電圧波形は第３図図示の波形a6′および波形
a7′の如くなる。
抵抗１９を介してバツテリの正常電圧範囲の最小
値からトランジスタ９のベース・エミツタ間電圧
を差し引いたゼナ電圧値をもつ様に選択したゼ
ナ・ダイオード１２に電流が流れ、トランジスタ
９のエミツタ電圧は第３図図示波形a4で示す如く
ゼナ・ダイオード１２のゼナ電圧レベルに維持さ
れる。この状態において、バツテリ３の端子間電
圧が過放電状態にあると、トランジスタ９はオン
状態にスイツチングされ、抵抗２１および抵抗２
２を介して電流が流れる。このためサイリスタ１
１のゲート電圧は第３図図示a6に図示する如き波
形で印加され、サイリスタ１１はオン状態にされ
る。このためサイリスタ１１のアノード電圧波形
即ちバツテリ状態信号は第３図a7に図示する如き
ものとなる。他方、上記状態において、バツテリ
３の端子間電圧が正常な電圧レベルをもつものと
すれば、トランジスタ９はオフ状態に維持されつ
づけサイリスタ１１はオフ状態に維持される。即
ちサイリスタ１１のゲート電圧波形およびアノー
ド電圧波形は第３図図示の波形a6′および波形
a7′の如くなる。
以上説明した如く、本実施例の如き比較手段を
用いることにより、通常電源切断時及び、通常電
源投入時であつてバツテリ電圧が正常電圧範囲の
ときは、比較手段が逆バイアスとなり、バツテリ
電力を消費しないとともに、通常電源投入時であ
つてバツテリが過放電状態のときはトランジスタ
９のベース及び抵抗２０を通じて、バツテリを
少々充電するのみで、何らバツテリの負荷とはな
らない。通常電源投入から給電制御用スイツチン
グ・トランジスタ４がオンするまでの間におい
て、バツテリ電圧が低下していればPNPトラン
ジスタ９を通じて電圧低下検出と同時にバツテリ
３に充電電流が供給される。これにより、バツテ
リ３を放電させないで寧ろ充電により回復させな
がらチエツクを行うことが出来る。
用いることにより、通常電源切断時及び、通常電
源投入時であつてバツテリ電圧が正常電圧範囲の
ときは、比較手段が逆バイアスとなり、バツテリ
電力を消費しないとともに、通常電源投入時であ
つてバツテリが過放電状態のときはトランジスタ
９のベース及び抵抗２０を通じて、バツテリを
少々充電するのみで、何らバツテリの負荷とはな
らない。通常電源投入から給電制御用スイツチン
グ・トランジスタ４がオンするまでの間におい
て、バツテリ電圧が低下していればPNPトラン
ジスタ９を通じて電圧低下検出と同時にバツテリ
３に充電電流が供給される。これにより、バツテ
リ３を放電させないで寧ろ充電により回復させな
がらチエツクを行うことが出来る。
さらにトランジスタ９のエミツタ電圧からベー
スエミツタ間電圧を差引いた比較基準電圧がバツ
テリの正常電圧範囲より常に低いことにより通常
電源の投入、切断を通じて誤動作を起こさない。
又、本実施例の如きバツテリ状態信号発生手段を
用いることにより、バツテリに充電を開始しバツ
テリ電圧が正常範囲内に入つた後でも、バツテリ
が過放電状態にあつたことを保持している為、バ
ツテリでバツクアツプされた回路に正常な電源電
圧が印加された後にリセツト状態に戻す等の適切
な処置が行うことが可能である。以上の様に本発
明によれば極めて有用なバツテリ過放電検出回路
が実現できる。また、本発明によれば、電圧検出
期間をシーケンスで制御する必要がなく、単に充
電開始の遅延のみで実現できるため、検出回路の
構成が極めて簡単に実現できる。
スエミツタ間電圧を差引いた比較基準電圧がバツ
テリの正常電圧範囲より常に低いことにより通常
電源の投入、切断を通じて誤動作を起こさない。
又、本実施例の如きバツテリ状態信号発生手段を
用いることにより、バツテリに充電を開始しバツ
テリ電圧が正常範囲内に入つた後でも、バツテリ
が過放電状態にあつたことを保持している為、バ
ツテリでバツクアツプされた回路に正常な電源電
圧が印加された後にリセツト状態に戻す等の適切
な処置が行うことが可能である。以上の様に本発
明によれば極めて有用なバツテリ過放電検出回路
が実現できる。また、本発明によれば、電圧検出
期間をシーケンスで制御する必要がなく、単に充
電開始の遅延のみで実現できるため、検出回路の
構成が極めて簡単に実現できる。
第１図は本発明が適用される電子装置の一例、
第２図は本発明によるバツテリ過放電検出方式の
一実施例構成、第３図はその動作説明図を夫々示
す。 図中、１は通常電源回路、２はバツテリ・バツ
クアツプ回路、３はバツテリ、４は給電制御用ス
イツチング・トランジスタ、５は電圧発生回路、
６は電圧比較回路、７は状態信号発生回路を夫々
表わす。
第２図は本発明によるバツテリ過放電検出方式の
一実施例構成、第３図はその動作説明図を夫々示
す。 図中、１は通常電源回路、２はバツテリ・バツ
クアツプ回路、３はバツテリ、４は給電制御用ス
イツチング・トランジスタ、５は電圧発生回路、
６は電圧比較回路、７は状態信号発生回路を夫々
表わす。
Claims (1)
- 【特許請求の範囲】 １ 通常電源回路１と、バツテリ３と、バツテリ
３でバツクアツプされた回路２とを備え、上記バ
ツテリ３が、上記通常電源回路１により充電され
つつ上記バツテリでバツクアツプされた回路２を
動作させる電子装置において、 通常電源回路１の電源投入が行われ、電源電圧
が正常値になつた後に充電指示信号を発生する制
御手段８と、 充電指示信号が発生する迄は通常電源回路１か
らバツテリ３への充電を阻止し、充電指示信号が
出されていることを条件として通常電源回路１か
らバツテリ３への充電を行う給電制御用スイツチ
手段４と、 バツテリ３の一端とバツテリ・バツクアツプ回
路２を接続する電力供給線と、 通常電源回路１の出力によつて付勢される基準
電圧発生手段５と、 アノードが抵抗を介して上記通常電源回路１に
接続され、カソードが所定電位とされ、アノード
電圧がバツテリ状態信号として出力されるサイリ
スタ１１と、 エミツタに基準電圧発生手段５から出力される
基準電圧が印加され、ベースが抵抗を介して上記
電力供給線に接続され、コレクタが抵抗を介して
上記サイリスタ１１のゲートに接続されたPNP
トランジスタ９と を具備し、 通常電源回路１が投入されてから給電制御用ス
イツチ手段４がオンされるまでの間において、バ
ツテリ３の電圧が基準電圧より低下している場合
には、PNPトランジスタ９を通じ、基準電圧で
バツテリ３を充電すると同時にサイリスタ１１を
点弧し、これにより過放電を検出する ことを特徴とするバツテリ過放電検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036041A JPS57151244A (en) | 1981-03-13 | 1981-03-13 | Battery overdischarge detecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036041A JPS57151244A (en) | 1981-03-13 | 1981-03-13 | Battery overdischarge detecting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57151244A JPS57151244A (en) | 1982-09-18 |
| JPH0379937B2 true JPH0379937B2 (ja) | 1991-12-20 |
Family
ID=12458618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56036041A Granted JPS57151244A (en) | 1981-03-13 | 1981-03-13 | Battery overdischarge detecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57151244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010070880A1 (ja) | 2008-12-17 | 2010-06-24 | 株式会社 マキタ | 切断機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184645U (ja) * | 1984-11-05 | 1986-06-04 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49135140A (ja) * | 1973-04-27 | 1974-12-26 | ||
| JPS5491733A (en) * | 1977-12-28 | 1979-07-20 | Fujitsu Ltd | No halt power source circuit |
| JPS5638943A (en) * | 1979-09-04 | 1981-04-14 | Tokyo Shibaura Electric Co | Preliminary power malfunction detecting system |
| JPS5838432Y2 (ja) * | 1980-02-25 | 1983-08-31 | タケダ理研工業株式会社 | メモリ用電源装置 |
-
1981
- 1981-03-13 JP JP56036041A patent/JPS57151244A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010070880A1 (ja) | 2008-12-17 | 2010-06-24 | 株式会社 マキタ | 切断機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57151244A (en) | 1982-09-18 |
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