JPH0380492A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0380492A JPH0380492A JP1216525A JP21652589A JPH0380492A JP H0380492 A JPH0380492 A JP H0380492A JP 1216525 A JP1216525 A JP 1216525A JP 21652589 A JP21652589 A JP 21652589A JP H0380492 A JPH0380492 A JP H0380492A
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- control signal
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- 230000004044 response Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子を使用した記憶装置に関する。
従来、この種の記憶装置は、第２図に示されているよう
に、書込みデータレジスタ８、アドレスレジスタ２２お
よび要求信号レジスタ２３が１位装置（図示せず）と接
続されていて、それぞれ書込みデータ、アドレスおよび
アクセス要求信号を入力して保持し、書込みデータレジ
スタ８およびアドレスレジスタ２２の出力はそれぞれメ
モリ７のデータ入力およびアドレス入力に核続され、要
求信号レジスタ２３の出力は制御信号発生回路２４の入
力に接続されていた。制御信号発生回路２４は、書込み
データレジスタ８、アドレスレジスタ２２の書込み制御
信号およびメモリ７の書込／読出制御信号を生成し出力
する。上位装置からメモリアクセス要求を行なう場合に
は、まず要求信号レジスタ２３でアクセス要求を受取り
、制御信号発生回路２４に伝える。書込みデータおよび
アドレス情報はアクセス要求受取後所定の時間にそれぞ
れ書込みデータレジスタ８およびアドレスレジスタ２２
によって受取られ、それらの情報はメモリ７に入力され
る。
に、書込みデータレジスタ８、アドレスレジスタ２２お
よび要求信号レジスタ２３が１位装置（図示せず）と接
続されていて、それぞれ書込みデータ、アドレスおよび
アクセス要求信号を入力して保持し、書込みデータレジ
スタ８およびアドレスレジスタ２２の出力はそれぞれメ
モリ７のデータ入力およびアドレス入力に核続され、要
求信号レジスタ２３の出力は制御信号発生回路２４の入
力に接続されていた。制御信号発生回路２４は、書込み
データレジスタ８、アドレスレジスタ２２の書込み制御
信号およびメモリ７の書込／読出制御信号を生成し出力
する。上位装置からメモリアクセス要求を行なう場合に
は、まず要求信号レジスタ２３でアクセス要求を受取り
、制御信号発生回路２４に伝える。書込みデータおよび
アドレス情報はアクセス要求受取後所定の時間にそれぞ
れ書込みデータレジスタ８およびアドレスレジスタ２２
によって受取られ、それらの情報はメモリ７に入力され
る。
一方、制御信号発生回路２４はメモリ７に必要なＲＡＳ
信号、ＣＡＳ信号、書込信号の制御信号をメモリ７に与
える。このようにして、アドレス十青報で指定された番
地に書込みが実行される。読出しも、読出しレジスタ（
図示せず）をメモリ７の出力端子に接続し、制御信号発
生回路２４の出力によって読出制御をすることにより、
同様に実行される。
信号、ＣＡＳ信号、書込信号の制御信号をメモリ７に与
える。このようにして、アドレス十青報で指定された番
地に書込みが実行される。読出しも、読出しレジスタ（
図示せず）をメモリ７の出力端子に接続し、制御信号発
生回路２４の出力によって読出制御をすることにより、
同様に実行される。
上述した従来の記憶装置は、メモリ７で使用される記憶
素子としてダイナミック型ＭＯ３半導体メモリが使用さ
れていて、その動作速度は、上位装置に使用されている
論理素子の動作速度に比べて遅いので、１回のメモリ要
求に対して一連の動作が完了するまで、上位装置は次の
メモリ要求を出すことができず、そのため、処理速度が
低くなるという欠点がある。
素子としてダイナミック型ＭＯ３半導体メモリが使用さ
れていて、その動作速度は、上位装置に使用されている
論理素子の動作速度に比べて遅いので、１回のメモリ要
求に対して一連の動作が完了するまで、上位装置は次の
メモリ要求を出すことができず、そのため、処理速度が
低くなるという欠点がある。
本発明の記憶装置は、
第１のアドレス信号をアドレス入力する記憶手段と、
第１および第２の受付制御信号が第１の論理レベルのと
きは、記憶手段へのアクセスを要求するアクセス要求信
号をそれぞれ受付けて保持して第１および第２の制御信
号をそれぞれ出力し、第１および第２の受付制御信号が
第２の論理レベルのときには、前記アクセス要求信号の
受付けがそれぞれ抑止される第１および第２のアクセス
要求イ３３保持手段と、 第１および第２の制御信号の制御により、それぞれに入
力されたアドレス情報を保持して第１および第２のアド
レス信号を出力する第１および第２のアドレスレジスタ
と、 第１および第２のアドレス信号を入力し、両者が一致し
たとき一致信号を出力する比較手段と、 入力された書込みデータを、第３の制御信号の制御によ
って保持して記憶手段に出力する書込みデータレジスタ
、および／または記憶手段から読出されたデータを第４
の制御信号の制御によって保持して出力する読出しデー
タレジスタと、第１．第２のアクセス要求信号保持手段
の出力および比較手段の出力を入力とし、動作初期時に
は第１の論理レベルの第１の受付制御信号および第２の
論理レベルの第２の受付制御信号をそれぞれ第１および
第２のアクセス要求信号保持手段へ出力し、第１の制御
信号を入力した場合において比較手段が一致信号を出力
していないときには第１の制御信号に応答し、第２の制
御信号を入力し、かつ、一致信号を入力したときにはそ
れらの論理積に応答して第３／第４の制御信号および記
憶手段を書込／読出制御する第５の制御信号を出力する
とともに、記憶手段へのアクセスが完了するまで第２の
論理レベルの第１の受付制御信号および第１の論理レベ
ルの第２の受付制御信号を出力する制御信号発生手段を
有する。
きは、記憶手段へのアクセスを要求するアクセス要求信
号をそれぞれ受付けて保持して第１および第２の制御信
号をそれぞれ出力し、第１および第２の受付制御信号が
第２の論理レベルのときには、前記アクセス要求信号の
受付けがそれぞれ抑止される第１および第２のアクセス
要求イ３３保持手段と、 第１および第２の制御信号の制御により、それぞれに入
力されたアドレス情報を保持して第１および第２のアド
レス信号を出力する第１および第２のアドレスレジスタ
と、 第１および第２のアドレス信号を入力し、両者が一致し
たとき一致信号を出力する比較手段と、 入力された書込みデータを、第３の制御信号の制御によ
って保持して記憶手段に出力する書込みデータレジスタ
、および／または記憶手段から読出されたデータを第４
の制御信号の制御によって保持して出力する読出しデー
タレジスタと、第１．第２のアクセス要求信号保持手段
の出力および比較手段の出力を入力とし、動作初期時に
は第１の論理レベルの第１の受付制御信号および第２の
論理レベルの第２の受付制御信号をそれぞれ第１および
第２のアクセス要求信号保持手段へ出力し、第１の制御
信号を入力した場合において比較手段が一致信号を出力
していないときには第１の制御信号に応答し、第２の制
御信号を入力し、かつ、一致信号を入力したときにはそ
れらの論理積に応答して第３／第４の制御信号および記
憶手段を書込／読出制御する第５の制御信号を出力する
とともに、記憶手段へのアクセスが完了するまで第２の
論理レベルの第１の受付制御信号および第１の論理レベ
ルの第２の受付制御信号を出力する制御信号発生手段を
有する。
このように、第１のアクセス要求信号保持手段によって
アクセス要求が受付けられてメモリがアクセスされてい
る間に、第２のアクセス要求信号保持手段は次のアクセ
ス要求を受付けて制御信号発生手段が、同一アドレスに
アクセスする制御をすることによって、記憶装置の見か
け上のサイクルタイムを短縮し、記憶装置の処理速度を
向上させることができる。
アクセス要求が受付けられてメモリがアクセスされてい
る間に、第２のアクセス要求信号保持手段は次のアクセ
ス要求を受付けて制御信号発生手段が、同一アドレスに
アクセスする制御をすることによって、記憶装置の見か
け上のサイクルタイムを短縮し、記憶装置の処理速度を
向上させることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の記憶装置の一実施例のブロック図であ
る。
る。
アドレスレジスタ１．２および書込みデータレジスタ８
は上位装置（図示せず）から転送されたアドレス情報お
よび書込みデータを制御信号＋４゜Ｉ５および１６の制
御により保持し、それぞれアドレス信号１１．１２およ
びデータ信号１３を出力する。メモリ７には、ＲＡＳ、
ＣＡＳ、書込信号を含む制御信号＋７の制御により、ア
ドレス信号１１に対応するアドレスに、データ信号１３
の内容が格納される。比較器３はアドレス信号１１およ
び１２を比較し、両者が一致しているときには一致信号
（１１”）を出力する。アクセス要求信号保持回路４は
要求信号レジスタ４Ｉとゲート回路４２で構成されてい
る。ゲート回路４２は上位装置から転送されたアクセス
要求信号２１（−”ｌ“）と受付制御信号１９を入力し
、また、要求信号レジスタ４１はゲート回路４２の出力
を入力し、ゲート回路４２が開いているとき、アクセス
要求信号２１が入力すると、′ｌ”の制御信号１４を出
力する。アクセス要求信号保持回路５も要求信号レジス
タ５１とゲート回路５２によって同様に構成され、制御
信号１５を出力する。制御信号発生回路６は制御信号１
４．１５および比較器３の出力１８を入力とし、制御信
号１４が”ｌ”の場合において比較器３の出力１８が”
Ｏ”のときには、制御信号１４に応答して制御信号１６
および１７を出力し、制御信号１５と比較器３の出力１
８がいずれも°ｌ”のときにはそれらの論理積に応答し
て制御信号１６および１７をを出力するとともに、メモ
リ７へのアクセスが完了するまで、受付制御信号Ｉ９お
よび２０をそれぞれ′０”および”１″にする。レジス
タ９は制御信号１５を入力し保持する。ゲート回路ＩＯ
は、制御信号１５と比較器３の出力１８を入力し、その
論理積を出力する。
は上位装置（図示せず）から転送されたアドレス情報お
よび書込みデータを制御信号＋４゜Ｉ５および１６の制
御により保持し、それぞれアドレス信号１１．１２およ
びデータ信号１３を出力する。メモリ７には、ＲＡＳ、
ＣＡＳ、書込信号を含む制御信号＋７の制御により、ア
ドレス信号１１に対応するアドレスに、データ信号１３
の内容が格納される。比較器３はアドレス信号１１およ
び１２を比較し、両者が一致しているときには一致信号
（１１”）を出力する。アクセス要求信号保持回路４は
要求信号レジスタ４Ｉとゲート回路４２で構成されてい
る。ゲート回路４２は上位装置から転送されたアクセス
要求信号２１（−”ｌ“）と受付制御信号１９を入力し
、また、要求信号レジスタ４１はゲート回路４２の出力
を入力し、ゲート回路４２が開いているとき、アクセス
要求信号２１が入力すると、′ｌ”の制御信号１４を出
力する。アクセス要求信号保持回路５も要求信号レジス
タ５１とゲート回路５２によって同様に構成され、制御
信号１５を出力する。制御信号発生回路６は制御信号１
４．１５および比較器３の出力１８を入力とし、制御信
号１４が”ｌ”の場合において比較器３の出力１８が”
Ｏ”のときには、制御信号１４に応答して制御信号１６
および１７を出力し、制御信号１５と比較器３の出力１
８がいずれも°ｌ”のときにはそれらの論理積に応答し
て制御信号１６および１７をを出力するとともに、メモ
リ７へのアクセスが完了するまで、受付制御信号Ｉ９お
よび２０をそれぞれ′０”および”１″にする。レジス
タ９は制御信号１５を入力し保持する。ゲート回路ＩＯ
は、制御信号１５と比較器３の出力１８を入力し、その
論理積を出力する。
次に本実施例の動作を説明する。
動作初期時には受付制御信号１９および２０はそれぞれ
”■”および”０”になっていて、アクセス要求信号２
１（〜”ｌ”）がゲート回路４２を経て要求信号レジス
タ４．に保持され、制御信号発生回路６およびアドレス
レジスタ１に入力され、アドレスレジスタ１にアドレス
情報が保持される。また、制御信号発生回路６は制御信
号１６を生成して書込データレジスタに与え、書込みデ
ータが書込データレジスタ８に保持される。アドレスレ
ジスタ１と書込データレジスタ８に保持されたアドレス
情報と書込データはメモリ７に入力され、制御信号発生
回路６から所定の制御信号１７がメモリ７に送られ、書
込みが実行される。また、受付制御信号１９が”０”に
なり、メモリ７の書込動作が完了するまで、次の要求信
号の受付けが抑止される。
”■”および”０”になっていて、アクセス要求信号２
１（〜”ｌ”）がゲート回路４２を経て要求信号レジス
タ４．に保持され、制御信号発生回路６およびアドレス
レジスタ１に入力され、アドレスレジスタ１にアドレス
情報が保持される。また、制御信号発生回路６は制御信
号１６を生成して書込データレジスタに与え、書込みデ
ータが書込データレジスタ８に保持される。アドレスレ
ジスタ１と書込データレジスタ８に保持されたアドレス
情報と書込データはメモリ７に入力され、制御信号発生
回路６から所定の制御信号１７がメモリ７に送られ、書
込みが実行される。また、受付制御信号１９が”０”に
なり、メモリ７の書込動作が完了するまで、次の要求信
号の受付けが抑止される。
メモリ７の書込動作が完了するまでの間は、受付制御信
号２０が”ｌ”になり、ゲート回路５２が開く、その時
にアクセス要求信号２１が伝達されると、要求信号レジ
スタ５Ｉに保持され、アドレスレジスタ２と制御信号発
生回路６に送られる。その結果、アドレスレジスタ２に
アドレス情報が保持され、比較器３に入力される。比較
器３でアドレスレジスタｌの内容とアドレスレジスタ２
の内容を比較し、比較結果を制御信号発生回路６とゲー
ト回路１０に入力する。もし、アドレスレジスタ１と２
の内容が４致していたならば書込データレジスタ８に書
込データを保持し直し、制御信号発生回路６からメモリ
７に所定の制御信号１７が出て、後からの内容がメモリ
７に書込まれる。要求信号レジスタ５Ｉの出力は、レジ
スタ９を経てゲート回路ｌＯに接続されており、ゲート
回路１０の他の入力には比較器３の出力１８が接続され
ているので、ゲート回路ＩＯの出力により書込がやり直
されたかどうかを知ることができる。
号２０が”ｌ”になり、ゲート回路５２が開く、その時
にアクセス要求信号２１が伝達されると、要求信号レジ
スタ５Ｉに保持され、アドレスレジスタ２と制御信号発
生回路６に送られる。その結果、アドレスレジスタ２に
アドレス情報が保持され、比較器３に入力される。比較
器３でアドレスレジスタｌの内容とアドレスレジスタ２
の内容を比較し、比較結果を制御信号発生回路６とゲー
ト回路１０に入力する。もし、アドレスレジスタ１と２
の内容が４致していたならば書込データレジスタ８に書
込データを保持し直し、制御信号発生回路６からメモリ
７に所定の制御信号１７が出て、後からの内容がメモリ
７に書込まれる。要求信号レジスタ５Ｉの出力は、レジ
スタ９を経てゲート回路ｌＯに接続されており、ゲート
回路１０の他の入力には比較器３の出力１８が接続され
ているので、ゲート回路ＩＯの出力により書込がやり直
されたかどうかを知ることができる。
本実施例では、書込動作中に同一アドレスに対して再度
書込要求が伝達された場合であるが、書込動作中の読出
し動作、読出し動作中の書込動作についても同一アドレ
スに対しては、同じ制御が可能である。この場合には、
読出しデータレジスタをメモリ７の出力端子に接続し、
該レジスタへの書込み／読出しを制御する制御信号は、
本実施例と同様に制御信号発生回路６によって生成され
出力される。
書込要求が伝達された場合であるが、書込動作中の読出
し動作、読出し動作中の書込動作についても同一アドレ
スに対しては、同じ制御が可能である。この場合には、
読出しデータレジスタをメモリ７の出力端子に接続し、
該レジスタへの書込み／読出しを制御する制御信号は、
本実施例と同様に制御信号発生回路６によって生成され
出力される。
以上説明したように本発明は、第１のアクセス要求信号
保持手段によってアクセス要求が受付けられて、メモリ
がアクセスされている間に、第２のアクセス要求信号保
持手段は次のアクセス要求を受付けて制御信号発生手段
が、同一アドレスにアクセスする制御をすることにより
、記憶装置の見かけ上のサイクルタイムを短縮し、記憶
装置の処理速度を向上させることができる効果がある。
保持手段によってアクセス要求が受付けられて、メモリ
がアクセスされている間に、第２のアクセス要求信号保
持手段は次のアクセス要求を受付けて制御信号発生手段
が、同一アドレスにアクセスする制御をすることにより
、記憶装置の見かけ上のサイクルタイムを短縮し、記憶
装置の処理速度を向上させることができる効果がある。
第１図は本発明の記憶装置の一実施例のブロック図、第
２図はこの種の記憶装置の従来例のブロック図である。 １．２−・・・・・・・・・・・・・・アドレスレジス
タ、３・・・・・・・・・・・・・・・・・・・・・比
較器、４ 、５−−−−−−−−−・・・・−アクセス
要求信号保持回路、４、．５．−−−−−−−、−要求
信号レジスタ、４、．５２．１０−・ゲート回路、 ６−−−−−−−−−−−−−−−−−−−−−制御信
号発生回路、７−−−−−−−−−−−−−−−−−メ
モリ、８−−−−−−−−−−−−−−−−−−−書込
みデータレジスタ、９−−−−−−−−−−−−−−レ
ジスタ、１１．１２，１３，１４．１５．−１６．１７
．１８，１９．２０−・・信号線、２１−−−−−−−
−−−−−−−−−−アクセス要求信号。
２図はこの種の記憶装置の従来例のブロック図である。 １．２−・・・・・・・・・・・・・・アドレスレジス
タ、３・・・・・・・・・・・・・・・・・・・・・比
較器、４ 、５−−−−−−−−−・・・・−アクセス
要求信号保持回路、４、．５．−−−−−−−、−要求
信号レジスタ、４、．５２．１０−・ゲート回路、 ６−−−−−−−−−−−−−−−−−−−−−制御信
号発生回路、７−−−−−−−−−−−−−−−−−メ
モリ、８−−−−−−−−−−−−−−−−−−−書込
みデータレジスタ、９−−−−−−−−−−−−−−レ
ジスタ、１１．１２，１３，１４．１５．−１６．１７
．１８，１９．２０−・・信号線、２１−−−−−−−
−−−−−−−−−−アクセス要求信号。
Claims (1)
- 【特許請求の範囲】 第１のアドレス信号をアドレス入力する記憶手段と、 第１および第２の受付制御信号が第１の論理レベルのと
きは、記憶手段へのアクセスを要求するアクセス要求信
号をそれぞれ受付けて保持して第１および第２の制御信
号をそれぞれ出力し、第１および第２の受付制御信号が
第２の論理レベルのときには、前記アクセス要求信号の
受付けがそれぞれ抑止される第１および第２のアクセス
要求信号保持手段と、 第１および第２の制御信号の制御により、それぞれに入
力されたアドレス情報を保持して第１および第２のアド
レス信号を出力する第１および第２のアドレスレジスタ
と、 第１および第２のアドレス信号を入力し、両者が一致し
たとき一致信号を出力する比較手段と、入力された書込
みデータを、第３の制御信号の制御によって保持して記
憶手段に出力する書込みデータ用レジスタ、および／ま
たは記憶手段から読出されたデータを第４の制御信号の
制御によって保持して出力する読出しデータレジスタと
、第１、第２のアクセス要求信号保持手段の出力および
比較手段の出力を入力とし、動作初期時には第１の論理
レベルの第１の受付制御信号および第２の論理レベルの
第２の受付制御信号をそれぞれ第１および第２のアクセ
ス要求信号保持手段へ出力し、第１の制御信号を入力し
た場合において比較手段が一致信号を出力していないと
きには第１の制御信号に応答し、第２の制御信号を入力
し、かつ、一致信号を入力したときにはそれらの論理積
に応答して第３／第４の制御信号および記憶手段を書込
／読出制御する第５の制御信号を出力するとともに、記
憶手段へのアクセスが完了するまで第２の論理レベルの
第１の受付制御信号および第１の論理レベルの第２の受
付制御信号を出力する制御信号発生手段を有する記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216525A JPH0380492A (ja) | 1989-08-22 | 1989-08-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216525A JPH0380492A (ja) | 1989-08-22 | 1989-08-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380492A true JPH0380492A (ja) | 1991-04-05 |
Family
ID=16689797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216525A Pending JPH0380492A (ja) | 1989-08-22 | 1989-08-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380492A (ja) |
-
1989
- 1989-08-22 JP JP1216525A patent/JPH0380492A/ja active Pending
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