JPH0382221A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0382221A JPH0382221A JP21902389A JP21902389A JPH0382221A JP H0382221 A JPH0382221 A JP H0382221A JP 21902389 A JP21902389 A JP 21902389A JP 21902389 A JP21902389 A JP 21902389A JP H0382221 A JPH0382221 A JP H0382221A
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- JP
- Japan
- Prior art keywords
- signal
- output
- frequency division
- frequency
- terminal
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、分周回路に関する。
従来の分周回路は、２つの分周器と反転器とを含んで構
成されていた。
成されていた。
つぎに、従来の分周回路について回路図を参照して詳細
に説明する。
に説明する。
第３図は、従来の分周回路の一例を示す回路図である。
第３図に示す分周回路は、方形波発振器１と２つのＦ／
Ｆ （フリップフロップ）２，３による分周器と反転器
４とＡＮＤ素子５とを備えている。ＣＬＫ端子に方形波
発振器ｌの信号（クロック）、リセット端子にリセット
信号を入力とするＦ／Ｆ２による分周器と、これとＣＬ
Ｋ端子に方形波発振器１の信号の反転信号が入力するの
が異なるＦ／Ｆ３による分周器は、各ＣＬＫ端子に方・
形波が入力すると各分周器の出力°はＣＬＫ端子に入力
される方形波信号の２倍の周期で、かつ互いに１／４周
期ずれる方形波信号を発生する。さらに、それら２つの
分周出力がらＡＮＤ信号をとり基準タイミングをつくる
。
Ｆ （フリップフロップ）２，３による分周器と反転器
４とＡＮＤ素子５とを備えている。ＣＬＫ端子に方形波
発振器ｌの信号（クロック）、リセット端子にリセット
信号を入力とするＦ／Ｆ２による分周器と、これとＣＬ
Ｋ端子に方形波発振器１の信号の反転信号が入力するの
が異なるＦ／Ｆ３による分周器は、各ＣＬＫ端子に方・
形波が入力すると各分周器の出力°はＣＬＫ端子に入力
される方形波信号の２倍の周期で、かつ互いに１／４周
期ずれる方形波信号を発生する。さらに、それら２つの
分周出力がらＡＮＤ信号をとり基準タイミングをつくる
。
上述した従来の分周回路ではＦ／Ｆのリセット後、２つ
のＦ／Ｆ２，３による分周器のどちらから分周を開始す
るか決められない、つまり、一方がもう一方より１／４
周期進む場合と、逆に１／４周期遅れる場合があるので
、第４図のようにクロックとリセット解除のタイミング
により２つの分周出力の位相関係が安定しないという欠
点が生ずる。第４図中、分周信号Ｅ、Ｆはそれぞれフリ
ップフロップ２，３の出力を示し、ＡＮＤ信号はＡＮＤ
素子５の出力を示す。
のＦ／Ｆ２，３による分周器のどちらから分周を開始す
るか決められない、つまり、一方がもう一方より１／４
周期進む場合と、逆に１／４周期遅れる場合があるので
、第４図のようにクロックとリセット解除のタイミング
により２つの分周出力の位相関係が安定しないという欠
点が生ずる。第４図中、分周信号Ｅ、Ｆはそれぞれフリ
ップフロップ２，３の出力を示し、ＡＮＤ信号はＡＮＤ
素子５の出力を示す。
本発明の分周回路は、クロックを出力する方形波発振器
と、リセット端子にリセット信号がＣＬＫ端子に前記ク
ロックが入力されるフリップフロップと、このフリップ
フロップの出力信゛号を前記クロックの１／２周期遅ら
せる遅延素子と、一方の出力端子に前記フリップフロッ
プの出力信号を出力し他方の出力端子に前記遅延素子の
出力信号を出力する状態と前記一方の出力端子に前記遅
延素子の出力信号を出力し前記他方の出力端子に前記フ
リップフロップの出力信号を出力する状態を選択する分
配器と、この分配器の前記一方の出力端子および前記他
方の出力端子からの信号を入力するＡＮＤ素子とを含ん
で構成される。
と、リセット端子にリセット信号がＣＬＫ端子に前記ク
ロックが入力されるフリップフロップと、このフリップ
フロップの出力信゛号を前記クロックの１／２周期遅ら
せる遅延素子と、一方の出力端子に前記フリップフロッ
プの出力信号を出力し他方の出力端子に前記遅延素子の
出力信号を出力する状態と前記一方の出力端子に前記遅
延素子の出力信号を出力し前記他方の出力端子に前記フ
リップフロップの出力信号を出力する状態を選択する分
配器と、この分配器の前記一方の出力端子および前記他
方の出力端子からの信号を入力するＡＮＤ素子とを含ん
で構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示す回路図である。
ここでは、この分周回路の分周器の出力の位相関係を安
定にする原理を説明する。まず、Ｆ／Ｆ１１のＣＬＫ端
子に方形波発振器１１からのクロックが入力することに
より出力端子には１／２分周された分周信号Ａが発生す
る。この分周信号Ａを分配器１４の入力端子ＩＡ、２Ｂ
に入力する。
定にする原理を説明する。まず、Ｆ／Ｆ１１のＣＬＫ端
子に方形波発振器１１からのクロックが入力することに
より出力端子には１／２分周された分周信号Ａが発生す
る。この分周信号Ａを分配器１４の入力端子ＩＡ、２Ｂ
に入力する。
分周信号ＡをＤＬ（遅延素子）１３によりクロックの１
／２周期遅らせることにより生ずる分周信号Ｂを分配器
１４の入力端子ＩＢ、２Ａに第１図のように入力する。
／２周期遅らせることにより生ずる分周信号Ｂを分配器
１４の入力端子ＩＢ、２Ａに第１図のように入力する。
Ｓ端子のレベルがＬ（低レベル）のとき出力端子ＩＹ、
２Ｙはそれぞれ入力端子ＩＡ、２Ａの信号を選択して出
力し、Ｓ端子のレベルがＨＣ高レベル）のとき出力端子
ＩＹ、２Ｙはそれぞれ入力端子ＩＢ、２Ｂの信号を選択
して出力する分配器１４により、端子ＩＹの出力１８号
（以下、分周信号Ｃと称す）と端子２Ｙの出力信号（以
下、分周信号りと称す）の位相関係は分配器１４のＳ端
子のレベルを与えることにより所望のタイミングが得ら
れる２ 第２図＜Ａ）、（Ｂ）にそれら二つの場合のタイムチャ
ートを示す、第２図（Ａ）に示す場合、Ｓ端子をしにす
ると、分周信号Ｃが、分周信号りより１／４周期進み、
第２図（Ｂ）に示す場合、Ｓ端子をＨにすると、逆に分
周信号Ｃが、分周信号りより１／４周期遅れる。なお、
第２図に分周信号Ｃ，Ｄを入力するＡＮＤ素子１５が出
力するＡＮＤ信号を示す。
２Ｙはそれぞれ入力端子ＩＡ、２Ａの信号を選択して出
力し、Ｓ端子のレベルがＨＣ高レベル）のとき出力端子
ＩＹ、２Ｙはそれぞれ入力端子ＩＢ、２Ｂの信号を選択
して出力する分配器１４により、端子ＩＹの出力１８号
（以下、分周信号Ｃと称す）と端子２Ｙの出力信号（以
下、分周信号りと称す）の位相関係は分配器１４のＳ端
子のレベルを与えることにより所望のタイミングが得ら
れる２ 第２図＜Ａ）、（Ｂ）にそれら二つの場合のタイムチャ
ートを示す、第２図（Ａ）に示す場合、Ｓ端子をしにす
ると、分周信号Ｃが、分周信号りより１／４周期進み、
第２図（Ｂ）に示す場合、Ｓ端子をＨにすると、逆に分
周信号Ｃが、分周信号りより１／４周期遅れる。なお、
第２図に分周信号Ｃ，Ｄを入力するＡＮＤ素子１５が出
力するＡＮＤ信号を示す。
また、フリップフロップを１つだけ使用しているのでリ
セットによる影響はない。
セットによる影響はない。
本発明の分周回路は、２つのフリップフロップで分周回
路を設ける代わりに、１つのフリップフロップと１つの
遅延素子で分周回路を形成できるのでフリップフロップ
をリセットすることによる影響を受けないで２つの分周
回路の位相関係を安定に実現するという効果がある。
路を設ける代わりに、１つのフリップフロップと１つの
遅延素子で分周回路を形成できるのでフリップフロップ
をリセットすることによる影響を受けないで２つの分周
回路の位相関係を安定に実現するという効果がある。
第１図および第２図はそれぞれ本発明の一実施例のブロ
ック図および分周信号の位相関係を示すタイムチャート
、第３図および第４図はそれぞれ従来の分周回路のブロ
ック図および分周信号の位相関係を示すタイムチャート
である。 １．１１・・・方形波発振器、２．３．１２・・・フリ
ップフロップ、１３・・・遅延素子、１４・・・分配器
。
ック図および分周信号の位相関係を示すタイムチャート
、第３図および第４図はそれぞれ従来の分周回路のブロ
ック図および分周信号の位相関係を示すタイムチャート
である。 １．１１・・・方形波発振器、２．３．１２・・・フリ
ップフロップ、１３・・・遅延素子、１４・・・分配器
。
Claims (1)
- クロックを出力する方形波発振器と、リセット端子にリ
セット信号がＣＬＫ端子に前記クロックが入力されるフ
リップフロップと、このフリップフロップの出力信号を
前記クロックの１／２周期遅らせる遅延素子と、一方の
出力端子に前記フリップフロップの出力信号を出力し他
方の出力端子に前記遅延素子の出力信号を出力する状態
と前記一方の出力端子に前記遅延素子の出力信号を出力
し前記他方の出力端子に前記フリップフロップの出力信
号を出力する状態を選択する分配器と、この分配器の前
記一方の出力端子および前記他方の出力端子からの信号
を入力するＡＮＤ素子とを含むことを特徴とする分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21902389A JPH0382221A (ja) | 1989-08-25 | 1989-08-25 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21902389A JPH0382221A (ja) | 1989-08-25 | 1989-08-25 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0382221A true JPH0382221A (ja) | 1991-04-08 |
Family
ID=16729043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21902389A Pending JPH0382221A (ja) | 1989-08-25 | 1989-08-25 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0382221A (ja) |
-
1989
- 1989-08-25 JP JP21902389A patent/JPH0382221A/ja active Pending
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