JPH0385921A - 制御ループ切換形ディジタルｐｌｌ回路 - Google Patents
制御ループ切換形ディジタルｐｌｌ回路Info
- Publication number
- JPH0385921A JPH0385921A JP1221535A JP22153589A JPH0385921A JP H0385921 A JPH0385921 A JP H0385921A JP 1221535 A JP1221535 A JP 1221535A JP 22153589 A JP22153589 A JP 22153589A JP H0385921 A JPH0385921 A JP H0385921A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- cycle
- control
- period
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルＰＬＬ回路における応答安定度
の改善を計った制御ループ切換形ディジタルＰＬＬ回路
に関する。
の改善を計った制御ループ切換形ディジタルＰＬＬ回路
に関する。
従来のディジタルＰＬＬ回路は、交流入力信号をローパ
スフィルタを介してＡ／Ｄ変換部に入力し、サンプル指
令に基づいて連続Ａ／Ｄ変換を行って得られる交流入力
信号のディジタル信号データと、サイクルカウンタによ
り発生させたサンプルの内部位相データとを用いる位相
追従制御によって交流入力信号の位相同期を行っている
９位相追従制御における位相検出手段は、交流入力信号
波形のゼロクロス点検出方式を用いており、このゼロク
ロス点位相データと、サンプリング数をカウントするサ
イクルカウンタにより発生させた内部位相データとを比
較して位相偏差の積分値に応じた修正サンプリング周期
を求め、これによりディジタルＰＬＬ回路は交流入力信
号波形に同期した多点サンプリングのタイミングに合致
するよう制御している。尚、この様なディジタル信号の
処理は、ＣＰＵ内部で処理される。
スフィルタを介してＡ／Ｄ変換部に入力し、サンプル指
令に基づいて連続Ａ／Ｄ変換を行って得られる交流入力
信号のディジタル信号データと、サイクルカウンタによ
り発生させたサンプルの内部位相データとを用いる位相
追従制御によって交流入力信号の位相同期を行っている
９位相追従制御における位相検出手段は、交流入力信号
波形のゼロクロス点検出方式を用いており、このゼロク
ロス点位相データと、サンプリング数をカウントするサ
イクルカウンタにより発生させた内部位相データとを比
較して位相偏差の積分値に応じた修正サンプリング周期
を求め、これによりディジタルＰＬＬ回路は交流入力信
号波形に同期した多点サンプリングのタイミングに合致
するよう制御している。尚、この様なディジタル信号の
処理は、ＣＰＵ内部で処理される。
しかしながら、前述したディジタルＰ ’Ｌ Ｌ回路に
よれば、ディジタルＰＬＬ回路動作は、ＣＰＵ割込み処
理ごとにしか制御できない上に、ゼロクロス点位相デー
タの到来後、位相偏差検出から制御をかけるまでに一定
の演算時間を要するためＰＬＬ回路の制御ループ系で制
＃遅れが生じる。従って、このようなディジタル制御の
非連続性がハンチングや定常振動の原因となり、ＰＬＬ
回路の安定度が低下し易いという問題点があった。
よれば、ディジタルＰＬＬ回路動作は、ＣＰＵ割込み処
理ごとにしか制御できない上に、ゼロクロス点位相デー
タの到来後、位相偏差検出から制御をかけるまでに一定
の演算時間を要するためＰＬＬ回路の制御ループ系で制
＃遅れが生じる。従って、このようなディジタル制御の
非連続性がハンチングや定常振動の原因となり、ＰＬＬ
回路の安定度が低下し易いという問題点があった。
また、ディジタルＰＬＬ、回路のループ時定数を縮めて
ループゲインを高め、高速高精度化を計ろうとすると、
従来回路ではＰＬＬ制御を位相追従制御ループだけで行
っているため、ＰＬＬロックイン位相付近で大きなハン
チングや定常振動が生じてロックイン特性が悪くなる。
ループゲインを高め、高速高精度化を計ろうとすると、
従来回路ではＰＬＬ制御を位相追従制御ループだけで行
っているため、ＰＬＬロックイン位相付近で大きなハン
チングや定常振動が生じてロックイン特性が悪くなる。
第３図は、この状態を説明する図である。第３図におい
て横軸は制御サイクルを表し、縦軸は位相偏差の大きさ
であり中央が位相Ｏすなわち位相同期（ロックイン）の
状態を表し、上方向が進み位相を下方向が遅れ位相を表
す、破線で示す時点で位相偏差検出が行われ、遅れ時間
を伴って細い縦の実線で示した時点（Ｔ十ΔＴ）で位相
制御が行われる。この図の場合、位相偏差は最初大きな
進み位相が検出され、この検出値に応じて制御ポイント
で制御がされる。この結果衣のサイクルの位相偏差検出
ポイントでは、未だ進み位相ではあるけれども、その大
きさは小さくなっている。しかしながら、遅れ時間を伴
う位相制御の結果、更に次のサイクルの位相偏差検出ポ
イントでは、遅れ位相となっている。このように、位相
制御ループだけで毎回位相追従制御を行う従来の制御方
式では、位相偏差検出から制御をかけるまでの遅れ時間
が、制御サイクル時間間隔に対して大きく、−次遅れ要
素が強くなる。この結果、ＰＬＬロヅクイン位相付近で
ハンチングあるいは定常振動が大きくなり、ロックイン
特性が悪くなる。
て横軸は制御サイクルを表し、縦軸は位相偏差の大きさ
であり中央が位相Ｏすなわち位相同期（ロックイン）の
状態を表し、上方向が進み位相を下方向が遅れ位相を表
す、破線で示す時点で位相偏差検出が行われ、遅れ時間
を伴って細い縦の実線で示した時点（Ｔ十ΔＴ）で位相
制御が行われる。この図の場合、位相偏差は最初大きな
進み位相が検出され、この検出値に応じて制御ポイント
で制御がされる。この結果衣のサイクルの位相偏差検出
ポイントでは、未だ進み位相ではあるけれども、その大
きさは小さくなっている。しかしながら、遅れ時間を伴
う位相制御の結果、更に次のサイクルの位相偏差検出ポ
イントでは、遅れ位相となっている。このように、位相
制御ループだけで毎回位相追従制御を行う従来の制御方
式では、位相偏差検出から制御をかけるまでの遅れ時間
が、制御サイクル時間間隔に対して大きく、−次遅れ要
素が強くなる。この結果、ＰＬＬロヅクイン位相付近で
ハンチングあるいは定常振動が大きくなり、ロックイン
特性が悪くなる。
そこで、本発明の目的は、ＰＬＬロックイン位相付近で
のハンチングや定常振動を抑制し、高精度で高速なロッ
クインを可能にすると共に、制御量の演算に要するＣＰ
Ｕのプログラム負担を軽減し得る制御ループ切換形ディ
ジタルＰＬＬ回路を提供するにある。
のハンチングや定常振動を抑制し、高精度で高速なロッ
クインを可能にすると共に、制御量の演算に要するＣＰ
Ｕのプログラム負担を軽減し得る制御ループ切換形ディ
ジタルＰＬＬ回路を提供するにある。
本発明に係る制御ループ切換形ディジタルＰＬＬ回路は
、ディジタル信号に変換された交流入力信号データから
ゼロクロス点検出により得られる位相データと、サイク
ルカウンタより得られる内部位相データとを用いて交流
入力信号の位相同期を行うディジタルＰＬＬ回路におい
て、 前記ディジタルＰＬＬ回路の制御ループに周期追従制御
サイクルおよび位相追従制御サイクルを発生する手段と
、 前記制御サイクルを前記交流入力信号のゼロクロス点毎
に所定周期で交互に切ＩＱえる手段とを設けることを特
徴とする。
、ディジタル信号に変換された交流入力信号データから
ゼロクロス点検出により得られる位相データと、サイク
ルカウンタより得られる内部位相データとを用いて交流
入力信号の位相同期を行うディジタルＰＬＬ回路におい
て、 前記ディジタルＰＬＬ回路の制御ループに周期追従制御
サイクルおよび位相追従制御サイクルを発生する手段と
、 前記制御サイクルを前記交流入力信号のゼロクロス点毎
に所定周期で交互に切ＩＱえる手段とを設けることを特
徴とする。
本発明に係る制御ループ切換形ディジタルＰＬＬ回路に
よれば、ディジタルＰＬＬ回路の制御ループを周期追従
で位相の静止化を行う周期追従制御サイクルと、やや長
い応答周期で位相補正を行う位相追従制御サイクルとに
分割し、両者をある一定サイクルで切換えることにより
、ＰＬＬロヅクイン付近でのハンチングや定常振動を抑
制でき、高精度で高速なロックインが可能となる。
よれば、ディジタルＰＬＬ回路の制御ループを周期追従
で位相の静止化を行う周期追従制御サイクルと、やや長
い応答周期で位相補正を行う位相追従制御サイクルとに
分割し、両者をある一定サイクルで切換えることにより
、ＰＬＬロヅクイン付近でのハンチングや定常振動を抑
制でき、高精度で高速なロックインが可能となる。
次に、本発明に係る制御ループ切換形ディジタルＰＬＬ
回路の実施例につき、添付図面を参照しながら以下詳細
に説明する。
回路の実施例につき、添付図面を参照しながら以下詳細
に説明する。
第１図は、本発明の一実施例を示す制御ループ切換形デ
ィジタルＰＬＬ回路の制御構成を示すブロック図である
。第１図において、参照符号１０は図示しないローパス
フィルタおよびＡ／Ｄ変換部を介して得られるディジタ
ルの交流入力信号データであり、この交流入力信号デー
タ１０はゼロクロス点検出器１２に入力され、ゼロクロ
ス点検出器１２の出力は位相比較器１４の一方の入力へ
入力されると共に周期演算部１６へも入力される。
ィジタルＰＬＬ回路の制御構成を示すブロック図である
。第１図において、参照符号１０は図示しないローパス
フィルタおよびＡ／Ｄ変換部を介して得られるディジタ
ルの交流入力信号データであり、この交流入力信号デー
タ１０はゼロクロス点検出器１２に入力され、ゼロクロ
ス点検出器１２の出力は位相比較器１４の一方の入力へ
入力されると共に周期演算部１６へも入力される。
位相比較器１４の出力は、位相偏差演算部１８へ入力さ
れる。基本タイマ２０の出力はサイクルカウンタ２２へ
入力され、サイクルカウンタ２２の出力は前記位相比較
器１４の他方の入力へ入力されると共に、１／２カウン
タ２４およびラッチ２６．２８へ入力される０周期演算
部１６の出力は制御量ｔ、演算部３０へ入力され、制御
量ｔ１演算部３０の出力はラッチ２６を介して切換スイ
ッチ３４の端子Ａに接続される。一方、制御ｊｌｔｚ演
算部３２は周期演算部１６および位相偏差演算部１８の
両出力が入力され、制御ｆｆ１ｔ２演算部３２の出力は
ラッチ２８を介して切換スイッチ３４の端子Ｂに接続さ
れる。切換スイッチ３４の共通端子Ｃは、基本夕・イマ
２０の入力に接続される。また、１／２カウンタの出力
は、切換スイッチ３４の制御端子に接続される。
れる。基本タイマ２０の出力はサイクルカウンタ２２へ
入力され、サイクルカウンタ２２の出力は前記位相比較
器１４の他方の入力へ入力されると共に、１／２カウン
タ２４およびラッチ２６．２８へ入力される０周期演算
部１６の出力は制御量ｔ、演算部３０へ入力され、制御
量ｔ１演算部３０の出力はラッチ２６を介して切換スイ
ッチ３４の端子Ａに接続される。一方、制御ｊｌｔｚ演
算部３２は周期演算部１６および位相偏差演算部１８の
両出力が入力され、制御ｆｆ１ｔ２演算部３２の出力は
ラッチ２８を介して切換スイッチ３４の端子Ｂに接続さ
れる。切換スイッチ３４の共通端子Ｃは、基本夕・イマ
２０の入力に接続される。また、１／２カウンタの出力
は、切換スイッチ３４の制御端子に接続される。
このように構成される制御ループ切換形ディジタルＰＬ
Ｌ回路の動作について、以下説明する。
Ｌ回路の動作について、以下説明する。
図示しないローパスフィルタおよびＡ／Ｄ変換部を介し
て得られるディジタルの交流入力信号データ１０は、ゼ
ロクロス点検出器１２において演算し、ゼロクロス点が
検出される。検出された交流入力信号のゼロクロス点の
値を用い、周期演算部１６で周期演算を行って周期Ｔを
求める。一方、基本タイマ２０は、図示しないＡ／Ｄ変
換部に対して送られるサンプル指令パルス間の時間、す
なわち、次のサンプリング点までの時間をカウントし、
所定のサンプリング設定時間毎にパルスを出力する。サ
ンプリング数に相当するこの出力パルス数を、サイクル
カウンタ２２によりカウントする０位相比較器１４は、
ゼロクロス点検出器１２から得た交流入力信号の位相と
、サイクルカウンタ２２から得たＰＬＬ内部信号の位相
とのゼロクロス点検出時の位相比較を行う０位相比較器
１４の出力信号より、位相偏差演算部１８にて演算を行
って位相偏差ΔＴを求める０周期演算部１６で求めた周
期１゛を用いて、制９ＩＩ量ｔ１演算部３０において、 ｔ、＝Ｔ／Ｎ ・・・（１）の式によ
り演算し周期追従サイクルの制御量ｔ１を求める。尚、
ここでＮは、１周期当たりのサンプリング数である。ま
た、周期Ｔと位相偏差ΔＴとを用いて、制御量ｔ２演算
部３２にて位相追従サイクルの制御量ｔ２を次式により
演算する。
て得られるディジタルの交流入力信号データ１０は、ゼ
ロクロス点検出器１２において演算し、ゼロクロス点が
検出される。検出された交流入力信号のゼロクロス点の
値を用い、周期演算部１６で周期演算を行って周期Ｔを
求める。一方、基本タイマ２０は、図示しないＡ／Ｄ変
換部に対して送られるサンプル指令パルス間の時間、す
なわち、次のサンプリング点までの時間をカウントし、
所定のサンプリング設定時間毎にパルスを出力する。サ
ンプリング数に相当するこの出力パルス数を、サイクル
カウンタ２２によりカウントする０位相比較器１４は、
ゼロクロス点検出器１２から得た交流入力信号の位相と
、サイクルカウンタ２２から得たＰＬＬ内部信号の位相
とのゼロクロス点検出時の位相比較を行う０位相比較器
１４の出力信号より、位相偏差演算部１８にて演算を行
って位相偏差ΔＴを求める０周期演算部１６で求めた周
期１゛を用いて、制９ＩＩ量ｔ１演算部３０において、 ｔ、＝Ｔ／Ｎ ・・・（１）の式によ
り演算し周期追従サイクルの制御量ｔ１を求める。尚、
ここでＮは、１周期当たりのサンプリング数である。ま
た、周期Ｔと位相偏差ΔＴとを用いて、制御量ｔ２演算
部３２にて位相追従サイクルの制御量ｔ２を次式により
演算する。
ｔ２ ＝ （Ｔ＋ΔＴ）／Ｎ 、 ・・・（２）
これらの制御量ｔ、とｔ２とは、それぞれラッチ２６．
２８においてサイクルカウンタ２２の出力により１サイ
クル毎にラッチされる。このラッチ２６．２８は、基本
タイマ２０に加えられる制御量ｔｌ＋ｊ２をそれぞれ１
サイクル保持しておくためのものである。
これらの制御量ｔ、とｔ２とは、それぞれラッチ２６．
２８においてサイクルカウンタ２２の出力により１サイ
クル毎にラッチされる。このラッチ２６．２８は、基本
タイマ２０に加えられる制御量ｔｌ＋ｊ２をそれぞれ１
サイクル保持しておくためのものである。
ここで、切換スイッチ３４を１／２カウンタ２４の出力
により１サイクル毎に切換えることによって、周期追従
サイクルと位相追従サイクルの２つの制御ループをサイ
クル毎に切換え制御する０周期追従サイクルにおいては
、交流入力信号に対して前サイクルの位相を保持したま
ま周期追従を行うように、すなわち、位相の静止化を行
うように基本タイマ２ｏとサイクルカウンタ２２を制御
する。一方、位相追従制御サイクルにおいては、やや長
い応答周期（時定数大）で位相補正を行うように、すな
わち、周期Ｔに位相備差ΔＴを上乗せした形で制御する
。この２つの制御の様子を第２図に示す、この図は、第
３図と同様に、横軸は制御サイクルを表し、縦軸は位相
偏差の大きさであり中央が位相０すなわち位相同期（ロ
ックイン）の状態を表し、上方向が進み位相を下方向が
遅れ位相を表す、尚、横軸の■は周期追従サイクルを示
し、■は位相追従サイクルを示す６本実施例の場合、先
ず、切換スイッチ３４は端子Ａ側に接続され、周期追従
サイクルとなっており位相偏差は最初大きな進み位相が
検出され、その位相偏差に基づき進み位相を０にするよ
う制御するが、遅れ時間を伴う制御ポイントまでは検出
された位相が保持されたままである。制御ポイントの時
点で切換スイッチ３４は端子ＢＩＩＩＩに接続され、位
相追従制御に切換えられて周期Ｔに位相偏差ΔＴを上乗
せした形で位相偏差が小さくなるようｉｆｉ’Ｊ御する
０周期追従サイクルでの制御ポイントによる制御の結果
を位相追従サイクルでの位相偏差検出ポインＬで検出し
て制御する。このため進み位相が小さくなるよう制御す
るが、遅れ時間を伴う制御によるため制御ポイントでは
位相偏差は行き過ぎて少し遅れ位相となっている。しか
し、この時点で次のサイクルに入るため、再び周期追従
制御的に切換スイッチ３４が切換えられる。
により１サイクル毎に切換えることによって、周期追従
サイクルと位相追従サイクルの２つの制御ループをサイ
クル毎に切換え制御する０周期追従サイクルにおいては
、交流入力信号に対して前サイクルの位相を保持したま
ま周期追従を行うように、すなわち、位相の静止化を行
うように基本タイマ２ｏとサイクルカウンタ２２を制御
する。一方、位相追従制御サイクルにおいては、やや長
い応答周期（時定数大）で位相補正を行うように、すな
わち、周期Ｔに位相備差ΔＴを上乗せした形で制御する
。この２つの制御の様子を第２図に示す、この図は、第
３図と同様に、横軸は制御サイクルを表し、縦軸は位相
偏差の大きさであり中央が位相０すなわち位相同期（ロ
ックイン）の状態を表し、上方向が進み位相を下方向が
遅れ位相を表す、尚、横軸の■は周期追従サイクルを示
し、■は位相追従サイクルを示す６本実施例の場合、先
ず、切換スイッチ３４は端子Ａ側に接続され、周期追従
サイクルとなっており位相偏差は最初大きな進み位相が
検出され、その位相偏差に基づき進み位相を０にするよ
う制御するが、遅れ時間を伴う制御ポイントまでは検出
された位相が保持されたままである。制御ポイントの時
点で切換スイッチ３４は端子ＢＩＩＩＩに接続され、位
相追従制御に切換えられて周期Ｔに位相偏差ΔＴを上乗
せした形で位相偏差が小さくなるようｉｆｉ’Ｊ御する
０周期追従サイクルでの制御ポイントによる制御の結果
を位相追従サイクルでの位相偏差検出ポインＬで検出し
て制御する。このため進み位相が小さくなるよう制御す
るが、遅れ時間を伴う制御によるため制御ポイントでは
位相偏差は行き過ぎて少し遅れ位相となっている。しか
し、この時点で次のサイクルに入るため、再び周期追従
制御的に切換スイッチ３４が切換えられる。
このため位相追従サイクルでの制御ポイント時点での小
さな遅れ位相が保持されたままとなる。この保持された
小さな遅れ位相を検出し位相偏差がＯになるよう制御す
るが、制御ポイントの時点でまた位相追従制御に移り、
位相偏差が小さくなるよう制御され、位相偏差検出ポイ
ントでは位相０となってロックインする。このように、
２つの制御ループを切換えて使用することによって、位
相偏差検出から制御をかけるまでの遅れ時間と位相追従
サイクル時間間隔との比率が、従来の毎回位相追従制を
行う場合に比べて小さくなり、−次遅れ要素が弱くなる
。この結果、ＰＬＬロックイン位相付近でハンチングや
定常振動が抑制され、高速ロックインが可能となる。従
って、応答安定度の改首が計れる。
さな遅れ位相が保持されたままとなる。この保持された
小さな遅れ位相を検出し位相偏差がＯになるよう制御す
るが、制御ポイントの時点でまた位相追従制御に移り、
位相偏差が小さくなるよう制御され、位相偏差検出ポイ
ントでは位相０となってロックインする。このように、
２つの制御ループを切換えて使用することによって、位
相偏差検出から制御をかけるまでの遅れ時間と位相追従
サイクル時間間隔との比率が、従来の毎回位相追従制を
行う場合に比べて小さくなり、−次遅れ要素が弱くなる
。この結果、ＰＬＬロックイン位相付近でハンチングや
定常振動が抑制され、高速ロックインが可能となる。従
って、応答安定度の改首が計れる。
尚、本実施例で説明したゼロクロス点検出器１２９位相
比較器１４、切換スイッチ３４２／１カウンタ２４等の
全ては、汎用ＣＰＵやディジタルシグナルプｎセッサ（
ＤＳＰ＞などで構成することができる。
比較器１４、切換スイッチ３４２／１カウンタ２４等の
全ては、汎用ＣＰＵやディジタルシグナルプｎセッサ（
ＤＳＰ＞などで構成することができる。
前述した実施例から明らかなように、本発明の制御ルー
プ切換形ディジタルＰＬＬ団路によれば、制御ループを
基本的に位相の靜ｊ１化を行う周期追従サイクルと、や
や長い応答周期（時定数大）で位相補正を行う位相追従
サイクｌしとに分割し、入力信号のゼロクロス点検出毎
に、両者をある一定周期で切換えることによって、ＰＬ
Ｌロックイン位相位相遅１近ハンチングや定常振動が抑
制されて、高精度で高速なロックインが可能になる。
プ切換形ディジタルＰＬＬ団路によれば、制御ループを
基本的に位相の靜ｊ１化を行う周期追従サイクルと、や
や長い応答周期（時定数大）で位相補正を行う位相追従
サイクｌしとに分割し、入力信号のゼロクロス点検出毎
に、両者をある一定周期で切換えることによって、ＰＬ
Ｌロックイン位相位相遅１近ハンチングや定常振動が抑
制されて、高精度で高速なロックインが可能になる。
また、本棺成を取ることにより、制御アルゴリズムが簡
単になるため、制御量の演算に微分・積分等の高度な計
算が必要なく、簡単な計算で済む、従って、プログラム
共担も軽減でき、汎用ｃｐｕで十分処理可能とそる。
単になるため、制御量の演算に微分・積分等の高度な計
算が必要なく、簡単な計算で済む、従って、プログラム
共担も軽減でき、汎用ｃｐｕで十分処理可能とそる。
以上、本発明の好適な実施例について説明４、
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
第１図は本発明に係る制御ループ切換形ディジタルρＬ
Ｌ回路の一実施例を示す要部ブロック回路図、第２図
は本発明に係る制御ループ切換形ディジタルＰＬＬ回路
の位相同期制御特性を示す波形図、第３図は従来のディ
ジタルＰＬＬ回路の位相同期制御特性を示す波形図であ
る。 １０・・・交流入力信号データ １２・・・ゼロクロス点検出器 １４・・・位相比較器 １６・・・周期演算部 １８・・・位相偏差演算部 ２０・・・基本タイマ ２２・・・サイクルカウンタ ２４・・・１／２カウンタ ２６，２８・・・ラッチ ３０・・・制御量ｔ１演算部 ３２・・・制６１１量ｔ２演算部 ３４・・・切換スイッチ ＝＝う ：ハードイ真号 一−セ ： ソフトイＸ号 「ＩＧ。 一 ←賀ＣＳ＝ 咋１を８＝→
Ｌ回路の一実施例を示す要部ブロック回路図、第２図
は本発明に係る制御ループ切換形ディジタルＰＬＬ回路
の位相同期制御特性を示す波形図、第３図は従来のディ
ジタルＰＬＬ回路の位相同期制御特性を示す波形図であ
る。 １０・・・交流入力信号データ １２・・・ゼロクロス点検出器 １４・・・位相比較器 １６・・・周期演算部 １８・・・位相偏差演算部 ２０・・・基本タイマ ２２・・・サイクルカウンタ ２４・・・１／２カウンタ ２６，２８・・・ラッチ ３０・・・制御量ｔ１演算部 ３２・・・制６１１量ｔ２演算部 ３４・・・切換スイッチ ＝＝う ：ハードイ真号 一−セ ： ソフトイＸ号 「ＩＧ。 一 ←賀ＣＳ＝ 咋１を８＝→
Claims (1)
- （１）ディジタル信号に変換された交流入力信号データ
からゼロクロス点検出により得られる位相データと、サ
イクルカウンタより得られる内部位相データとを用いて
交流入力信号の位相同期を行うディジタルＰＬＬ回路に
おいて、 前記ディジタルＰＬＬ回路の制御ループに周期追従制御
サイクルおよび位相追従制御サイクルを発生する手段と
、 前記制御サイクルを前記交流入力信号のゼロクロス点毎
に所定周期で交互に切換える手段とを設けることを特徴
とする制御ループ切換形ディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221535A JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221535A JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385921A true JPH0385921A (ja) | 1991-04-11 |
| JP2748584B2 JP2748584B2 (ja) | 1998-05-06 |
Family
ID=16768242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221535A Expired - Lifetime JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748584B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233792A (ja) * | 1985-08-05 | 1987-02-13 | Sumitomo Metal Ind Ltd | 燃料容器用複層Ｎｉめつき鋼板 |
| JPS62292018A (ja) * | 1986-06-12 | 1987-12-18 | Clarion Co Ltd | デ−タクロツク再生回路 |
| JPS63193714A (ja) * | 1987-02-06 | 1988-08-11 | Nec Corp | 自動周波数制御回路 |
-
1989
- 1989-08-30 JP JP1221535A patent/JP2748584B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2748584B2 (ja) | 1998-05-06 |
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