JPH0387061A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0387061A JPH0387061A JP1175167A JP17516789A JPH0387061A JP H0387061 A JPH0387061 A JP H0387061A JP 1175167 A JP1175167 A JP 1175167A JP 17516789 A JP17516789 A JP 17516789A JP H0387061 A JPH0387061 A JP H0387061A
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- layer
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- silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/38—Devices controlled only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6938—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/30—Diffusion for doping of conductive or resistive layers
- H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、抵抗値が印加電界により不可逆的に、高抵抗
より低抵抗へ変化する半導体装置で、特に電気的にプロ
グラム可能な読み出し専用記憶素子を有する半導体装置
に関する。
より低抵抗へ変化する半導体装置で、特に電気的にプロ
グラム可能な読み出し専用記憶素子を有する半導体装置
に関する。
［従来の技術］
従来、抵抗値が印加電界により不可逆的に、高抵抗より
低抵抗へ変化する半導体装置として、アモルファスシリ
コン層を電極間に挿入した、いわゆる、アンクイフユー
ズ素子が用いられてきた。
低抵抗へ変化する半導体装置として、アモルファスシリ
コン層を電極間に挿入した、いわゆる、アンクイフユー
ズ素子が用いられてきた。
特に、電気的にプログラム可能な読み出し専用記憶素子
に、アンタイフユーズ素子を用いる場合、読み出し専用
記憶素子回路を簡単に構成する為、各々の記憶素子部に
ダイオードを付加する方法が用いられてきた。そのダイ
オードの形成の方法は、不純物濃度の薄いＮ形半導体層
上に、プラチナを用いたショットキー接合層を形成する
ちのであった。
に、アンタイフユーズ素子を用いる場合、読み出し専用
記憶素子回路を簡単に構成する為、各々の記憶素子部に
ダイオードを付加する方法が用いられてきた。そのダイ
オードの形成の方法は、不純物濃度の薄いＮ形半導体層
上に、プラチナを用いたショットキー接合層を形成する
ちのであった。
第１の従来例として、シリコン基板内に設けられた拡散
層を、記憶素子の一方の電極として用いる場合について
、第２図を用いて、説明する。第２図は、従来の半導体
装置を示す主要断面図を示し、図において、２０１はシ
リコン等からなるＰ形半導体基板、２０２はフィールド
絶縁膜となる選択酸化膜、２０３はＮ゛形拡散層、２０
４はジノコン酸化膜等からなる層間絶縁膜、２０５はＮ
−形拡敢層、２０６はプラチナシリサイド層、２０７は
アモルファスシリコン膜、２０８は金属配線膜を示す。
層を、記憶素子の一方の電極として用いる場合について
、第２図を用いて、説明する。第２図は、従来の半導体
装置を示す主要断面図を示し、図において、２０１はシ
リコン等からなるＰ形半導体基板、２０２はフィールド
絶縁膜となる選択酸化膜、２０３はＮ゛形拡散層、２０
４はジノコン酸化膜等からなる層間絶縁膜、２０５はＮ
−形拡敢層、２０６はプラチナシリサイド層、２０７は
アモルファスシリコン膜、２０８は金属配線膜を示す。
この素子は、下部電極として、Ｎ゛形拡散層２０３と接
触しているＮ−形拡散層２０５の上に、プラチナシリサ
イド層２０６、アモルファスシリコン膜２０７及び上部
電極である金属配線層２０８が積層されているものであ
る。この様に構成することによって、電極間に、アモル
ファスシリコン膜がなだれ降伏をおこす以上の電界を印
加し、その時、発生するジュール熱【、こより、アモル
ファスシリコン膜の一部が変化する。このような事によ
って、形成された低抵抗領域、かつ、プラチナシリサイ
ド層とＮ−形拡散層間のショットキーダイオードの整流
性により、従来の電気的にプログラム可能な読み出し専
用記憶素子がつくられていた。
触しているＮ−形拡散層２０５の上に、プラチナシリサ
イド層２０６、アモルファスシリコン膜２０７及び上部
電極である金属配線層２０８が積層されているものであ
る。この様に構成することによって、電極間に、アモル
ファスシリコン膜がなだれ降伏をおこす以上の電界を印
加し、その時、発生するジュール熱【、こより、アモル
ファスシリコン膜の一部が変化する。このような事によ
って、形成された低抵抗領域、かつ、プラチナシリサイ
ド層とＮ−形拡散層間のショットキーダイオードの整流
性により、従来の電気的にプログラム可能な読み出し専
用記憶素子がつくられていた。
第２の従来例として、Ｕ、Ｓ、ＰＡＴ’ＥＮＴＮｏ、
４４４２５０７の様に、シリコン基板上に設けられた多
結晶シリコン層を、記憶素子の一方の電極として用いる
場合について説明する。この素子は、不純物濃度の高い
Ｎ形にドープされた多結晶シリコン層上に、不純物濃度
の低いＮ形にドープされた多結晶シリコン層を設け、そ
の上に、プラチナシリサイド層、アモルファスシリコン
膜、及び、上部電極である金属配線を積層したものであ
り、プラチナシリサイド層と不純物濃度の低いＮ形ドー
プされた多結晶シリコン層間のショットキーダイオード
を用いるちのであった。
４４４２５０７の様に、シリコン基板上に設けられた多
結晶シリコン層を、記憶素子の一方の電極として用いる
場合について説明する。この素子は、不純物濃度の高い
Ｎ形にドープされた多結晶シリコン層上に、不純物濃度
の低いＮ形にドープされた多結晶シリコン層を設け、そ
の上に、プラチナシリサイド層、アモルファスシリコン
膜、及び、上部電極である金属配線を積層したものであ
り、プラチナシリサイド層と不純物濃度の低いＮ形ドー
プされた多結晶シリコン層間のショットキーダイオード
を用いるちのであった。
［発明が解決しようとする課題］
しかし、前述の従来技術では、ショットキー接合をつく
るために、不純物濃度の薄いＮ形拡散層を設けている事
により、下記の問題点を有している。
るために、不純物濃度の薄いＮ形拡散層を設けている事
により、下記の問題点を有している。
■ プログラム後の抵抗値が、不純物濃度の薄いＮ形拡
散層の抵抗の分だけ高くなる事。（実施例１及び２） ■ 同一下部電極上に、直列にプログラム素子を形成し
た場合に、下部電極抵抗が、不純物濃度の薄いＮ形拡敢
層の分だけ、さらに抵抗値が高くなる事。（実施例１） ■ 薄いＮ形拡散層の抵抗値は、電圧変調を受けやすい
ため、動作状態において、プログラム後の抵抗値が変動
し易い事、（実施例１）■ ショットキー接合をつくる
ための薄いＮ形拡散層を設ける際、合わせ余辛谷を見込
む必要があり、パターン面積が広くなる事、（実施例１
）そこで、本発明は、このような問題点を解決するもの
で、その目的とするところは、プログラム後の抵抗値を
低く、安定していて、かつ、パターン面積が狭い、抵抗
値が印加電界により不可逆的に、高抵抗より低抵抗へ変
化し、がっ、変化後に、整流性を有する半導体装置を提
供するところにある。
散層の抵抗の分だけ高くなる事。（実施例１及び２） ■ 同一下部電極上に、直列にプログラム素子を形成し
た場合に、下部電極抵抗が、不純物濃度の薄いＮ形拡敢
層の分だけ、さらに抵抗値が高くなる事。（実施例１） ■ 薄いＮ形拡散層の抵抗値は、電圧変調を受けやすい
ため、動作状態において、プログラム後の抵抗値が変動
し易い事、（実施例１）■ ショットキー接合をつくる
ための薄いＮ形拡散層を設ける際、合わせ余辛谷を見込
む必要があり、パターン面積が広くなる事、（実施例１
）そこで、本発明は、このような問題点を解決するもの
で、その目的とするところは、プログラム後の抵抗値を
低く、安定していて、かつ、パターン面積が狭い、抵抗
値が印加電界により不可逆的に、高抵抗より低抵抗へ変
化し、がっ、変化後に、整流性を有する半導体装置を提
供するところにある。
［課題を解決するための手段］
本発明の半導体装置は、第一導電形を有する半導体層上
に積層された第一導電形と異なる第二導電形の不純物を
格子間に含む半導体層と、上部電極層とからなる事を特
徴とする。
に積層された第一導電形と異なる第二導電形の不純物を
格子間に含む半導体層と、上部電極層とからなる事を特
徴とする。
［作 用１
本発明の上記の構成によれば１例えば、Ｎ形の半導体上
に積層された、不純物濃度の薄いＰ形不純物を含む、ア
モルファス半導体膜ないしは多結晶半導体膜ないしは、
イオン打ち込みなどにより結晶破壊された半導体膜は、
プログラム前は、非結晶あるいは多結晶の半導体膜の格
子間にＰ形不純物が存在し、電気的に不活性である。こ
のために、電圧印加方向によらず高抵抗を示す、しかし
、−世、上記積層膜に高電界を印加し、なだれ降伏を生
じさせ、過大な電流を流す事によって発生するジュール
熱により、不純物濃度の薄いＰ形不純物を含むプログラ
ム膜の一部の結晶構造が変化するとともに、Ｐ形不純物
が活性化し、高抵抗体であった上記積層膜は、順方向特
性の抵抗値の低いダイオードへと転するものである。
に積層された、不純物濃度の薄いＰ形不純物を含む、ア
モルファス半導体膜ないしは多結晶半導体膜ないしは、
イオン打ち込みなどにより結晶破壊された半導体膜は、
プログラム前は、非結晶あるいは多結晶の半導体膜の格
子間にＰ形不純物が存在し、電気的に不活性である。こ
のために、電圧印加方向によらず高抵抗を示す、しかし
、−世、上記積層膜に高電界を印加し、なだれ降伏を生
じさせ、過大な電流を流す事によって発生するジュール
熱により、不純物濃度の薄いＰ形不純物を含むプログラ
ム膜の一部の結晶構造が変化するとともに、Ｐ形不純物
が活性化し、高抵抗体であった上記積層膜は、順方向特
性の抵抗値の低いダイオードへと転するものである。
第１図は、本発明の第１の実施例における半導体装置の
主要断面図を示し、１０１はシリコン等からなるＰ形半
導体基板、１０２はフィールド絶縁膜を示し、シリコン
酸化膜等からなる選択酸化膜、１０３はＮｏ形拡散層、
１０４はシリコン酸化膜等からなる層間絶縁膜、１０５
は、Ｐ形不純物を含むアモルファスシリコン膜、１０６
はアルミニウム、Ｍｏ、Ｔｉ、Ｗ等の高融点金属あるい
はその高融点金属のシリサイド等の単層または積層から
なる金属配線膜である。このように下部電極であるＮ″
″形拡散拡散層１０３上形不純物を含むアモルファスシ
リコン膜１０５、及び上部電極である金属配線膜１０６
を積層した構造をとる事により、作用で説明した様に、
プログラム前に高抵抗であったプログラム素子が、プロ
グラムする事によって、整流性を持つ素子となる６次に
、本実施例の製造方法について、詳細な説明を行なう。
主要断面図を示し、１０１はシリコン等からなるＰ形半
導体基板、１０２はフィールド絶縁膜を示し、シリコン
酸化膜等からなる選択酸化膜、１０３はＮｏ形拡散層、
１０４はシリコン酸化膜等からなる層間絶縁膜、１０５
は、Ｐ形不純物を含むアモルファスシリコン膜、１０６
はアルミニウム、Ｍｏ、Ｔｉ、Ｗ等の高融点金属あるい
はその高融点金属のシリサイド等の単層または積層から
なる金属配線膜である。このように下部電極であるＮ″
″形拡散拡散層１０３上形不純物を含むアモルファスシ
リコン膜１０５、及び上部電極である金属配線膜１０６
を積層した構造をとる事により、作用で説明した様に、
プログラム前に高抵抗であったプログラム素子が、プロ
グラムする事によって、整流性を持つ素子となる６次に
、本実施例の製造方法について、詳細な説明を行なう。
まず、Ｐ形半導体基板１０１上に、選択酸化膜１０２を
形成後、プログラム素子の下部電極となるＮ３形拡散層
１０３を、イオン打ち込み法により、燐を６０ｋｅｙで
、４×１０口ｃｍ−”、ジノコンからなるＰ形半導体基
板１０１に打ち込み、熱アニールな行なう事によって形
成する６次に、ＣＶＤ法により、シリコン酸化膜を堆積
し、層間絶縁ＩＩ！ １０４をつくり、Ｎ０形拡散層１
０３と直接、接続をとるために必要な開口部、及び、プ
ログラム素子の主要部であるＰ形不純物を含むアモルフ
ァスシリコンＩｔ！ １０５を介して接続をとるために
必要な開口部を形成したのち、ＣＶＤ法により５６０℃
の低温状態でＳｉＨ＋を分解することによって、アモル
ファスシリコン膜を１５００人堆積し、次に、イオン打
ち込み法により、所望のダイオード特性が得られる様に
、濃化硼素を、６０ｋｅｖで、ｌ Ｏ” 〜１０１″ｃ
ｍ−”の範囲で打ち込むことにより、Ｐ形不純物を含む
アモルファスシリコン膜ｌ○５を形成する。最後に、所
望のパターンにアモルファスシリコン膜を加工したのち
、バリアメタルとアルミニウムの積層膜を、スパッター
法により埋積し、所望のパターンに加工し、金属配線膜
１０６を形成する。
形成後、プログラム素子の下部電極となるＮ３形拡散層
１０３を、イオン打ち込み法により、燐を６０ｋｅｙで
、４×１０口ｃｍ−”、ジノコンからなるＰ形半導体基
板１０１に打ち込み、熱アニールな行なう事によって形
成する６次に、ＣＶＤ法により、シリコン酸化膜を堆積
し、層間絶縁ＩＩ！ １０４をつくり、Ｎ０形拡散層１
０３と直接、接続をとるために必要な開口部、及び、プ
ログラム素子の主要部であるＰ形不純物を含むアモルフ
ァスシリコンＩｔ！ １０５を介して接続をとるために
必要な開口部を形成したのち、ＣＶＤ法により５６０℃
の低温状態でＳｉＨ＋を分解することによって、アモル
ファスシリコン膜を１５００人堆積し、次に、イオン打
ち込み法により、所望のダイオード特性が得られる様に
、濃化硼素を、６０ｋｅｖで、ｌ Ｏ” 〜１０１″ｃ
ｍ−”の範囲で打ち込むことにより、Ｐ形不純物を含む
アモルファスシリコン膜ｌ○５を形成する。最後に、所
望のパターンにアモルファスシリコン膜を加工したのち
、バリアメタルとアルミニウムの積層膜を、スパッター
法により埋積し、所望のパターンに加工し、金属配線膜
１０６を形成する。
以上の工程を経て、本発明の抵抗値が印加電界により不
可逆的に、高抵抗より低抵抗へ変化し、かつ、整流性を
持つ素子が形成される。
可逆的に、高抵抗より低抵抗へ変化し、かつ、整流性を
持つ素子が形成される。
ここで、選択酸化膜１０２は、いわゆるＬＯＣＯ３法に
より形成される以外に、半導体基板に溝を形成して、そ
の溝に絶縁物等を埋め込んだ、いわゆる溝掘り素子分離
領域に用いられる構造としてもよい、さらに、バリアメ
タルとはＭｏ、Ｔｉ、Ｗ等の高融点金属、その高融点金
属のシリサイドまたはその高融点金属の窒化物等を用い
るものである。そして、このバリアメタルは通常アルミ
ニウムの下側に位置する。
より形成される以外に、半導体基板に溝を形成して、そ
の溝に絶縁物等を埋め込んだ、いわゆる溝掘り素子分離
領域に用いられる構造としてもよい、さらに、バリアメ
タルとはＭｏ、Ｔｉ、Ｗ等の高融点金属、その高融点金
属のシリサイドまたはその高融点金属の窒化物等を用い
るものである。そして、このバリアメタルは通常アルミ
ニウムの下側に位置する。
次に、上記素子の電気特性について説明する。
試作例として、濃化硼素を６０ｋｅｙで１×１０１１０
１ｆｉ”打ち込んだＰ形不純物を含むアモルファスシリ
コン膜を使用し、かつ、アモルファスシリコン膜を被着
している箇所のスルーホール径が１．２μｍ１の場合に
ついて述べる。第３図（ａ）は、プログラム前の電気特
性を示し、第３図（ｂ）は、電界を印加しなだれ降伏を
生じさせ、２〜３ｍＡ電流を流す事によりプログラムし
たプログラム後の電気特性を示す、プログラム前の電気
特性は、電圧印加方向に対して、はぼ対称で、５Ｖで、
１ＯｎＡの電流が流れる程度の高抵抗体である。しかし
、−担、電圧を印加してプログラムすると、アモルファ
スシリコン膜上のアルミニウム膜である上部電極に正電
圧を印加した場合、順方向特性を示し、負電圧を印加し
た場合、逆方向特性を示す、ちなみに、不純物を含まな
いアモルファスシリコン膜の場合は、プログラム後、電
圧印加方向に対して、はぼ対称な低抵抗体となる０以上
の電気特性の変化は、作用で説明した様に、アモルファ
スシリコン膜の一部が、電流によって発生したジュール
熱により、構造変化が生じ、かつ、Ｐ形不純物が活性化
し、下部電極であるＮ′″拡散層との間にＰ−Ｎのダイ
オードが形成されたためであると考えられる。
１ｆｉ”打ち込んだＰ形不純物を含むアモルファスシリ
コン膜を使用し、かつ、アモルファスシリコン膜を被着
している箇所のスルーホール径が１．２μｍ１の場合に
ついて述べる。第３図（ａ）は、プログラム前の電気特
性を示し、第３図（ｂ）は、電界を印加しなだれ降伏を
生じさせ、２〜３ｍＡ電流を流す事によりプログラムし
たプログラム後の電気特性を示す、プログラム前の電気
特性は、電圧印加方向に対して、はぼ対称で、５Ｖで、
１ＯｎＡの電流が流れる程度の高抵抗体である。しかし
、−担、電圧を印加してプログラムすると、アモルファ
スシリコン膜上のアルミニウム膜である上部電極に正電
圧を印加した場合、順方向特性を示し、負電圧を印加し
た場合、逆方向特性を示す、ちなみに、不純物を含まな
いアモルファスシリコン膜の場合は、プログラム後、電
圧印加方向に対して、はぼ対称な低抵抗体となる０以上
の電気特性の変化は、作用で説明した様に、アモルファ
スシリコン膜の一部が、電流によって発生したジュール
熱により、構造変化が生じ、かつ、Ｐ形不純物が活性化
し、下部電極であるＮ′″拡散層との間にＰ−Ｎのダイ
オードが形成されたためであると考えられる。
本発明の第２の実施例は、下部電極として、Ｎ０形拡散
層のかわりに、酸化膜上のＮ０形多結晶シリコン膜を使
用するものである。第４図は、本発明の第２の実施例に
おける半導体装置の主要断面図を示し、４０１はＰ形半
導体基板、４０２は選択酸化膜、４０３はＮ３形多結晶
シリコン膜、４０４は層間絶縁膜、４０５はＰ形不純物
を含むアモルファスシリコン膜、４０６は前述の実施例
のように、例えばパリアメクル上にアルミニウムを設け
た２層構造の金属配線膜である。この様に、酸化膜上の
Ｎ“形番結晶シリコン膜を用いる事によって、パターン
レイアウト上の自由度が増えるのみならず、下部電極と
してのＮ′″形多結晶シリコンがシリコン酸化膜等の絶
縁膜により周囲を囲まれているのでプログラム時に発生
したジュール熱かにげにくいため、より低い電流で、プ
ログラムする事ができる。
層のかわりに、酸化膜上のＮ０形多結晶シリコン膜を使
用するものである。第４図は、本発明の第２の実施例に
おける半導体装置の主要断面図を示し、４０１はＰ形半
導体基板、４０２は選択酸化膜、４０３はＮ３形多結晶
シリコン膜、４０４は層間絶縁膜、４０５はＰ形不純物
を含むアモルファスシリコン膜、４０６は前述の実施例
のように、例えばパリアメクル上にアルミニウムを設け
た２層構造の金属配線膜である。この様に、酸化膜上の
Ｎ“形番結晶シリコン膜を用いる事によって、パターン
レイアウト上の自由度が増えるのみならず、下部電極と
してのＮ′″形多結晶シリコンがシリコン酸化膜等の絶
縁膜により周囲を囲まれているのでプログラム時に発生
したジュール熱かにげにくいため、より低い電流で、プ
ログラムする事ができる。
本発明の第３の実施例は、下部電極として、抵抗の低い
Ｍｏ、Ｔｉ、’Ｗ等の金属あるいはそれら金属の硅化物
である例えばＭｏ５ｉａ上にスルーホールを介し、その
上に、Ｎ０形多結晶シリコン及びＰ形アモルファスシリ
コン膜を設けたものである。第５図は、本発明の第３の
実施例における主要断面図を示し、５０１はＰ形半導体
基板、５０２は選択酸化膜等からなる絶縁膜、５０３は
ＭｏＳｉｘ膜、５０４は層間絶縁膜、５０５はＮ′″多
結晶シリコン膜、５０６はＰ形不純物を含むアモルファ
スシリコン膜、５０７は、金属配線膜である。
Ｍｏ、Ｔｉ、’Ｗ等の金属あるいはそれら金属の硅化物
である例えばＭｏ５ｉａ上にスルーホールを介し、その
上に、Ｎ０形多結晶シリコン及びＰ形アモルファスシリ
コン膜を設けたものである。第５図は、本発明の第３の
実施例における主要断面図を示し、５０１はＰ形半導体
基板、５０２は選択酸化膜等からなる絶縁膜、５０３は
ＭｏＳｉｘ膜、５０４は層間絶縁膜、５０５はＮ′″多
結晶シリコン膜、５０６はＰ形不純物を含むアモルファ
スシリコン膜、５０７は、金属配線膜である。
次に、製造方法について説明を行なう、まず、シリコン
等からなる半導体基板５０１上に、シリコン酸化膜から
なる絶縁膜５０２を形成後、プログラム素子の下部電極
となる金属膜５０３、例えば、Ｍ ｏ Ｓ ｉ ｚをス
パッターで、０．２μｍ形成し、所望のパターンに加工
する０次にＣＶＤ法によりシリコン酸化膜を堆積し、眉
間絶縁膜５０４をつくり、Ｐ形不純物を含むアモルファ
スシリコン膜５０６を被着する箇所に、スルーホールを
形成する０次に、多結晶シリコンを０．２μｍ形成した
後、燐を６０ｋｅｙで４ ｘ １０ ”ｃｍ−”イオン
打ち込みを行ない、電気炉でアニールし、活性化し、Ｎ
形番結晶シリコン膜５０５を形成する０次に、ＣＶＤ法
により、５６０℃の低温状態で、Ｓ Ｉ Ｈ４を分解す
る事により、アモルファスシリコン層を１５００人形成
し、イオン打ち込み法により、所望のダイオード特性が
得られる様に、消化硼素を８０ｋｅｙでｌ Ｘ １０”
ｃｍ−” 〜１ ｘ １０”ｃｍ−”の範囲で打ち込む
ことにより、Ｐ形不純物を含むアモルファスシリコンｌ
ｌ＠５０６を形成する。その後、上記、Ｎ形番結晶シリ
コン１！５０５’及びＰ形不純物を含むアモルファスシ
リコン膜５０６を、同時にエツチングする事によって、
所望のパターンに加工する。最後に、下部電極の金属膜
５０３と直接接続をとる箇所に、スルーホールを形成し
、バリアメタル膜及びアルミニウム膜を順に、スパック
−法により蒸着して金属配線膜５０７を形成したのち、
所望のパターンに加工する。
等からなる半導体基板５０１上に、シリコン酸化膜から
なる絶縁膜５０２を形成後、プログラム素子の下部電極
となる金属膜５０３、例えば、Ｍ ｏ Ｓ ｉ ｚをス
パッターで、０．２μｍ形成し、所望のパターンに加工
する０次にＣＶＤ法によりシリコン酸化膜を堆積し、眉
間絶縁膜５０４をつくり、Ｐ形不純物を含むアモルファ
スシリコン膜５０６を被着する箇所に、スルーホールを
形成する０次に、多結晶シリコンを０．２μｍ形成した
後、燐を６０ｋｅｙで４ ｘ １０ ”ｃｍ−”イオン
打ち込みを行ない、電気炉でアニールし、活性化し、Ｎ
形番結晶シリコン膜５０５を形成する０次に、ＣＶＤ法
により、５６０℃の低温状態で、Ｓ Ｉ Ｈ４を分解す
る事により、アモルファスシリコン層を１５００人形成
し、イオン打ち込み法により、所望のダイオード特性が
得られる様に、消化硼素を８０ｋｅｙでｌ Ｘ １０”
ｃｍ−” 〜１ ｘ １０”ｃｍ−”の範囲で打ち込む
ことにより、Ｐ形不純物を含むアモルファスシリコンｌ
ｌ＠５０６を形成する。その後、上記、Ｎ形番結晶シリ
コン１！５０５’及びＰ形不純物を含むアモルファスシ
リコン膜５０６を、同時にエツチングする事によって、
所望のパターンに加工する。最後に、下部電極の金属膜
５０３と直接接続をとる箇所に、スルーホールを形成し
、バリアメタル膜及びアルミニウム膜を順に、スパック
−法により蒸着して金属配線膜５０７を形成したのち、
所望のパターンに加工する。
以上の工程を経て、本発明の絶縁破壊によるプログラム
可能な読み出し専用記憶素子が形成される。
可能な読み出し専用記憶素子が形成される。
本実施例は、Ｐ形半導体膜の製造方法として、ＣＶＤ法
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない、又、ＣＶＤ法ないしは、スパッタ中に不純物
を添加しても構わない。
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない、又、ＣＶＤ法ないしは、スパッタ中に不純物
を添加しても構わない。
又、Ｐ形の多結晶シリコンないしは、イオン打ち込みな
どにより結晶破壊された多結晶シリコンや結晶シリコン
でも構わない、さらには、Ｐ形半導体膜を用いたが、下
部電極がＰ”散拡散層の場合は、Ｎ形半導体膜でも構わ
ない。
どにより結晶破壊された多結晶シリコンや結晶シリコン
でも構わない、さらには、Ｐ形半導体膜を用いたが、下
部電極がＰ”散拡散層の場合は、Ｎ形半導体膜でも構わ
ない。
下部電極の金属膜として、Ｍｏ５ｉｔを用いたが、Ｔ
ｉ Ｓ ｉ ｚやＷ Ｓ ｉ ｇでも構わない、またＰ
ａ ｌ ｙｃ ｉ ｄｅ槽構造ち構わない、また、本実
施例において半導体基板はＰ形シリコンでもＮ形シリコ
ンでもどちらで６かまわない。
ｉ Ｓ ｉ ｚやＷ Ｓ ｉ ｇでも構わない、またＰ
ａ ｌ ｙｃ ｉ ｄｅ槽構造ち構わない、また、本実
施例において半導体基板はＰ形シリコンでもＮ形シリコ
ンでもどちらで６かまわない。
本発明の第４の実施例は、下部電極として、抵抗の低い
金属あるいは硅化金属である例えばＭ。
金属あるいは硅化金属である例えばＭ。
Ｓｉ２上にＮ９多結晶シリコン膜を積層したものに、ス
ルーホールを介し、アモルファスシリコン膜を設けたも
のである。第６図は、本発明の第４の実施例における主
要断面図を示し、６０１はＰ形半導体基板、６０２は選
択酸化膜等からなる絶縁膜、６０３はＭｏＳｉｘ膜、６
０４はＮ４形多結晶シリコン膜、６０５は層間絶縁膜、
６０６は、Ｐ形不純物を含むアモルファスシリコン膜、
６０７は金属配線膜である。
ルーホールを介し、アモルファスシリコン膜を設けたも
のである。第６図は、本発明の第４の実施例における主
要断面図を示し、６０１はＰ形半導体基板、６０２は選
択酸化膜等からなる絶縁膜、６０３はＭｏＳｉｘ膜、６
０４はＮ４形多結晶シリコン膜、６０５は層間絶縁膜、
６０６は、Ｐ形不純物を含むアモルファスシリコン膜、
６０７は金属配線膜である。
次に、製造方法について説明を行なう、まず、シリコン
等からなる半導体基板６０１上に、シリコン酸化膜等か
らなる絶縁膜６０２を形成後、プログラム素子の下部電
極となる金属膜、例えば、Ｍｏ５ｉｚ ６０３をスパッ
ターで、０．２構ｍ形成する。その上に、多結晶シリコ
ンを０．２μｍ形成した後、燐を６０ｋｅｙで４Ｘ１０
’″ｃｍ−”イオン打ち込みを行ない、電気炉でアニー
ルし、Ｎ形番結晶シリコン膜６０４を形成する。次に、
金属１１１６０３及びＮ形番結晶シリコンｌｌ！ ６０
４を、所望の形状に、ホトエツチング技術により、加工
する。その後、ＣＶＤ法により、シリコン酸化膜を堆積
し、層間絶縁膜６０５をつくり、Ｐ形不純物を含むアモ
ルファスシリコン膜６０６を被着する箇所に、スルーホ
ールを形成する０次に、ＣＶＤ法により、５６０℃の低
温状態でＳ ｉ Ｈ４を分解する事により、アモルファ
スシリコン層を１５００＾形成する。その後、イオン打
ち込み法により、所望のダイオード特性が得られる様に
、消化硼素を８０ｋｅｙでｌ Ｘ ｌ ｏ”ａｍ−”
〜Ｉ Ｘｌ○”ｃｍ−”の範囲で打ち込むことにより、
Ｐ形不純物を含むアモルファスシリコン膜６０６を形成
し、所望のパターンに加工する。最後に、下部電極の一
部であるＮ形番結晶シリコンＩＩ！ ６０４と直接接続
をとる箇所に、スルーホールを形成し、バリアメタル膜
及びアルミニウム膜を順にスパッター法により蒸着して
金属配線膜６０７を形成したのち、所望のパターンに加
工する。
等からなる半導体基板６０１上に、シリコン酸化膜等か
らなる絶縁膜６０２を形成後、プログラム素子の下部電
極となる金属膜、例えば、Ｍｏ５ｉｚ ６０３をスパッ
ターで、０．２構ｍ形成する。その上に、多結晶シリコ
ンを０．２μｍ形成した後、燐を６０ｋｅｙで４Ｘ１０
’″ｃｍ−”イオン打ち込みを行ない、電気炉でアニー
ルし、Ｎ形番結晶シリコン膜６０４を形成する。次に、
金属１１１６０３及びＮ形番結晶シリコンｌｌ！ ６０
４を、所望の形状に、ホトエツチング技術により、加工
する。その後、ＣＶＤ法により、シリコン酸化膜を堆積
し、層間絶縁膜６０５をつくり、Ｐ形不純物を含むアモ
ルファスシリコン膜６０６を被着する箇所に、スルーホ
ールを形成する０次に、ＣＶＤ法により、５６０℃の低
温状態でＳ ｉ Ｈ４を分解する事により、アモルファ
スシリコン層を１５００＾形成する。その後、イオン打
ち込み法により、所望のダイオード特性が得られる様に
、消化硼素を８０ｋｅｙでｌ Ｘ ｌ ｏ”ａｍ−”
〜Ｉ Ｘｌ○”ｃｍ−”の範囲で打ち込むことにより、
Ｐ形不純物を含むアモルファスシリコン膜６０６を形成
し、所望のパターンに加工する。最後に、下部電極の一
部であるＮ形番結晶シリコンＩＩ！ ６０４と直接接続
をとる箇所に、スルーホールを形成し、バリアメタル膜
及びアルミニウム膜を順にスパッター法により蒸着して
金属配線膜６０７を形成したのち、所望のパターンに加
工する。
以上の工程を経て、本発明の絶縁破壊によるプログラム
可能な読み出し専用記憶素子が形成される。
可能な読み出し専用記憶素子が形成される。
本実施例は、Ｐ形半導体膜の製造方法として、ＣＶＤ法
とイオン打ち込み法を用いたが、これはスパッタ法で６
構わない。又、ＣＶＤ法ないしは、スパッタ中に不純物
を添加しても構わない。
とイオン打ち込み法を用いたが、これはスパッタ法で６
構わない。又、ＣＶＤ法ないしは、スパッタ中に不純物
を添加しても構わない。
又、Ｐ形の多結晶シリコンないしは、イオン打ち込みな
どにより結晶破壊された多結晶シリコンや結晶シリコン
でも構わない、さらには、Ｐ形半導体膜を用いたが、下
部電極がＰ″″形拡散拡散層合は、Ｎ形半導体膜で６構
わない。
どにより結晶破壊された多結晶シリコンや結晶シリコン
でも構わない、さらには、Ｐ形半導体膜を用いたが、下
部電極がＰ″″形拡散拡散層合は、Ｎ形半導体膜で６構
わない。
下部電極の金属膜として、Ｍ ｏ Ｓ ｉ ２を用いた
が、Ｔ ｉＳ ｉ ａやＷ Ｓ ｉ ｘでち構わない、
またＰｏ ｌ ｙｃ ｉ ｄｅ槽構造も構・わない、ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
が、Ｔ ｉＳ ｉ ａやＷ Ｓ ｉ ｘでち構わない、
またＰｏ ｌ ｙｃ ｉ ｄｅ槽構造も構・わない、ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
第３及び第４の実施例のように、下部電極にＭｏ、Ｔｉ
、Ｗ等の金属ないしはそれら金属の硅化物を用いること
によって、下部電極の抵抗値が下がり、直列にプログラ
ム領域を配列したりする場合に、少ないプログラム電流
でプログラムを行なう事ができる。
、Ｗ等の金属ないしはそれら金属の硅化物を用いること
によって、下部電極の抵抗値が下がり、直列にプログラ
ム領域を配列したりする場合に、少ないプログラム電流
でプログラムを行なう事ができる。
以上、本実施例の第１乃至第４は、Ｐ形不純物を格子間
に含む半導体膜として、ＣＶＤ法とイオン打ち込み法に
よって形成された膜を用いたが、この膜の形成はスパッ
ター法で６構わない、又、Ｐ形不純物をイオン打ち込み
した多結晶シリコン膜ないしは、イオン打ち込みなどに
より結晶破壊された多結晶シリコンや結晶シリコンでも
構わない、さらには、Ｐ形不純物を格子間に含む半導体
膜を用いたが、下部電極がＰ４形散拡層の場合は、Ｎ形
不純物を格子間に含む半導体膜でも構わない。また、第
３及び第４の実施例において、下部電極の金属膜として
、Ｍｏ５ｉａを用いたが、ＴｉＳｉ２やＷ Ｓ ｉ ２
やＷやＭｏなどでち構わない、さらに、本実施例の第１
乃至第４において上部電極となる金属配線Ｍｌ １０６
．４０６．５０７及び６０７はアルミニウム、Ｗ、Ｔｉ
、Ｍｏ等の高融点金属、それら高融点金属の硅化物（シ
リサイド）、それら高融点金属の窒化物の単層または積
層の膜を使えることは言うまで６ない０以上のように１
本発明は、上記実施例の第１乃至第４に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは、いうまでもない。
に含む半導体膜として、ＣＶＤ法とイオン打ち込み法に
よって形成された膜を用いたが、この膜の形成はスパッ
ター法で６構わない、又、Ｐ形不純物をイオン打ち込み
した多結晶シリコン膜ないしは、イオン打ち込みなどに
より結晶破壊された多結晶シリコンや結晶シリコンでも
構わない、さらには、Ｐ形不純物を格子間に含む半導体
膜を用いたが、下部電極がＰ４形散拡層の場合は、Ｎ形
不純物を格子間に含む半導体膜でも構わない。また、第
３及び第４の実施例において、下部電極の金属膜として
、Ｍｏ５ｉａを用いたが、ＴｉＳｉ２やＷ Ｓ ｉ ２
やＷやＭｏなどでち構わない、さらに、本実施例の第１
乃至第４において上部電極となる金属配線Ｍｌ １０６
．４０６．５０７及び６０７はアルミニウム、Ｗ、Ｔｉ
、Ｍｏ等の高融点金属、それら高融点金属の硅化物（シ
リサイド）、それら高融点金属の窒化物の単層または積
層の膜を使えることは言うまで６ない０以上のように１
本発明は、上記実施例の第１乃至第４に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは、いうまでもない。
〔発明の効果］
以上述べたように本発明によれば、第一導電形を有する
半導体層上に積層された第一導電形と異なる第二導電形
の不純物を格子間に含む半導体層と、上部電極層からな
る構造であることにより。
半導体層上に積層された第一導電形と異なる第二導電形
の不純物を格子間に含む半導体層と、上部電極層からな
る構造であることにより。
プログラム膜の直下の第１導電形を有する半導体膜の抵
抗値が低く、かつ、電圧変調を受けず、構造が単純な為
、パターン面積が少なくてすみ、かつ、工程が簡単であ
るという効果を有する。
抗値が低く、かつ、電圧変調を受けず、構造が単純な為
、パターン面積が少なくてすみ、かつ、工程が簡単であ
るという効果を有する。
また、下部電極を基板上に設けた配線とすれば、ジュー
ル熱が有効に使われるため、より低い電流でプログラム
が可能である。さらには、下部電極としてＭｏ、Ｔｉ、
Ｗ等の高融点金属やこの高融点金属の硅化物、例えばＭ
ｏ５ｉｚ、Ｔｉ５ｉａ、ＷＳｉｉを用いれば、下部電極
の配線抵抗が低くなるため、高速動作が可能な読み出し
専用メモリ素子が得られるという効果がある。
ル熱が有効に使われるため、より低い電流でプログラム
が可能である。さらには、下部電極としてＭｏ、Ｔｉ、
Ｗ等の高融点金属やこの高融点金属の硅化物、例えばＭ
ｏ５ｉｚ、Ｔｉ５ｉａ、ＷＳｉｉを用いれば、下部電極
の配線抵抗が低くなるため、高速動作が可能な読み出し
専用メモリ素子が得られるという効果がある。
第１図は、本発明の半導体装置の第１の実施例を示す主
要断面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）、（ｂ）は、本発明の半導体装置の電気特
性を示すグラフであり、第３図（ａ）は、プログラム前
の電気特性を示すグラフであり、第３図（ｂ）はプログ
ラム後の電気特性を示すグラフである。 第４図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 第５図は、本発明の半導体装置の第３の実施例を示す主
要断面図。 第６図は、本発明の半導体装置の第４の実施例を示す主
要断面図。 １０１ 、４０１゜ １０２、４０２． １０３ ・ ・ ・ ・ ・ ５０１ 、６０１ ・・Ｐ形半導体基板 ５０２．６０２ ・・選択酸化膜 ・・Ｎ′″形拡散拡 散層４、４０４、５０４、６０５ ・・・・・・・層間絶縁膜 １０５、４０５、５０６、６０６ ・・・・・・・Ｐ形不純物を含む アモルファスシリコン １０６．４０６．５０７．６０７ ・・・・・・・金属配線膜 ４０３．５０５，６０４ ・・・・・・・Ｎ０形多結晶シリコン膜５０３．６０３
・・・Ｍｏ５１□膜 ２０１・・・・・・・Ｐ形半導体基板 ２０２・・・・・・・選択酸化膜 ２０３・・・・・・・Ｎ′″形拡散拡 散層２０４・・・・・層間絶縁膜 ２０５・・・・・・・Ｎ−散拡散層 ２０６・・・・・・・プラチナシリサイド層２０７・・
・・・・・アモルファスシリコン膜２０８・・・・・・
・金属配線層 以上 １０６ 第 恥 （α） （ｂ） 予 記 算４凪 手続補正書 （自発）
要断面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）、（ｂ）は、本発明の半導体装置の電気特
性を示すグラフであり、第３図（ａ）は、プログラム前
の電気特性を示すグラフであり、第３図（ｂ）はプログ
ラム後の電気特性を示すグラフである。 第４図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 第５図は、本発明の半導体装置の第３の実施例を示す主
要断面図。 第６図は、本発明の半導体装置の第４の実施例を示す主
要断面図。 １０１ 、４０１゜ １０２、４０２． １０３ ・ ・ ・ ・ ・ ５０１ 、６０１ ・・Ｐ形半導体基板 ５０２．６０２ ・・選択酸化膜 ・・Ｎ′″形拡散拡 散層４、４０４、５０４、６０５ ・・・・・・・層間絶縁膜 １０５、４０５、５０６、６０６ ・・・・・・・Ｐ形不純物を含む アモルファスシリコン １０６．４０６．５０７．６０７ ・・・・・・・金属配線膜 ４０３．５０５，６０４ ・・・・・・・Ｎ０形多結晶シリコン膜５０３．６０３
・・・Ｍｏ５１□膜 ２０１・・・・・・・Ｐ形半導体基板 ２０２・・・・・・・選択酸化膜 ２０３・・・・・・・Ｎ′″形拡散拡 散層２０４・・・・・層間絶縁膜 ２０５・・・・・・・Ｎ−散拡散層 ２０６・・・・・・・プラチナシリサイド層２０７・・
・・・・・アモルファスシリコン膜２０８・・・・・・
・金属配線層 以上 １０６ 第 恥 （α） （ｂ） 予 記 算４凪 手続補正書 （自発）
Claims (5)
- （１）第一導電形を有する半導体層上に積層された第一
導電形と異なる第二導電形の不純物を格子間に含む半導
体層と、上部電極層からなる事を特徴とする半導体装置
。 - （２）前記第一導電形を有する半導体層が、拡散層であ
って、前記第二導電形の不純物を格子間に含む半導体層
が多結晶シリコンあるいはアモルファスシリコンあるい
は結晶破壊されたシリコンからなる事を特徴とする請求
項１記載の半導体装置。 - （３）前記第一導電形を有する半導体層が、不純物添加
された多結晶シリコン層であって、前記第二導電形の不
純物を格子間に含む半導体層が、多結晶シリコンあるい
はアモルファスシリコンあるいは結晶破壊されたシリコ
ンからなる事を特徴とする請求項１記載の半導体装置。 - （４）前記第一導電形を有する半導体層が、不純物添加
された多結晶シリコン層であって、スルーホールを介し
て、下部にある金属層あるいは金属化合物層に接続して
いて、該第一導電形を有する半導体層上に、積層された
前記第二導電形の不純物を格子間に含む半導体層が、多
結晶シリコンあるいはアモルファスシリコンあるいは結
晶破壊されたシリコンからなる事を特徴とする請求項１
記載の半導体装置。 - （５）前記第一導電形を有する半導体層が、不純物添加
された多結晶シリコン層であって、該多結晶シリコン層
は、金属あるいは硅化金属層上に形成されていて、かつ
、スルーホールを介して、接続された前記第二導電形の
不純物を格子間に含む半導体層が、多結晶シリコンある
いはアモルファスシリコンあるいは結晶破壊されたシリ
コンからなる事を特徴とする請求項１記載の半導体装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/419,657 US5093711A (en) | 1988-10-14 | 1989-10-11 | Semiconductor device |
| EP89118999A EP0365932B1 (en) | 1988-10-14 | 1989-10-12 | Semiconductor device |
| DE68917848T DE68917848T2 (de) | 1988-10-14 | 1989-10-12 | Halbleiteranordnung. |
| KR1019890014731A KR950001758B1 (ko) | 1988-10-14 | 1989-10-14 | 반도체 장치 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25883388 | 1988-10-14 | ||
| JP63-258833 | 1988-10-14 | ||
| JP12252589 | 1989-05-16 | ||
| JP1-122525 | 1989-05-16 | ||
| JP12252689 | 1989-05-16 | ||
| JP1-122526 | 1989-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387061A true JPH0387061A (ja) | 1991-04-11 |
| JP2525672B2 JP2525672B2 (ja) | 1996-08-21 |
Family
ID=27314469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175167A Expired - Fee Related JP2525672B2 (ja) | 1988-10-14 | 1989-07-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2525672B2 (ja) |
| KR (1) | KR950001758B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596012B1 (ko) * | 1999-12-30 | 2006-07-03 | 한라공조주식회사 | 일체형 열교환기용 플레이트 및 이를 이용한 일체형열교환기 |
| KR100688236B1 (ko) * | 2000-05-31 | 2007-02-28 | 한라공조주식회사 | 일체형 열교환기 |
| US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
| US8638170B2 (en) | 2002-01-24 | 2014-01-28 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168665A (ja) * | 1983-03-07 | 1984-09-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体メモリ装置およびその製造方法 |
| JPS6345854A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
-
1989
- 1989-07-06 JP JP1175167A patent/JP2525672B2/ja not_active Expired - Fee Related
- 1989-10-14 KR KR1019890014731A patent/KR950001758B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168665A (ja) * | 1983-03-07 | 1984-09-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体メモリ装置およびその製造方法 |
| JPS6345854A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596012B1 (ko) * | 1999-12-30 | 2006-07-03 | 한라공조주식회사 | 일체형 열교환기용 플레이트 및 이를 이용한 일체형열교환기 |
| KR100688236B1 (ko) * | 2000-05-31 | 2007-02-28 | 한라공조주식회사 | 일체형 열교환기 |
| US8638170B2 (en) | 2002-01-24 | 2014-01-28 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
| US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2525672B2 (ja) | 1996-08-21 |
| KR900007107A (ko) | 1990-05-09 |
| KR950001758B1 (ko) | 1995-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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