JPH0390930A - デジタル式コンパレータ - Google Patents
デジタル式コンパレータInfo
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- JPH0390930A JPH0390930A JP22454389A JP22454389A JPH0390930A JP H0390930 A JPH0390930 A JP H0390930A JP 22454389 A JP22454389 A JP 22454389A JP 22454389 A JP22454389 A JP 22454389A JP H0390930 A JPH0390930 A JP H0390930A
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- JP
- Japan
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- bit data
- judgment
- signal
- output
- determination
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＳＢ（最上位ビット）より順次入力される
データ長が同一の任意の二つのシリアルｎビットデータ
の大小及び一致を判定するデジタル式コンパレータに関
するものである。
データ長が同一の任意の二つのシリアルｎビットデータ
の大小及び一致を判定するデジタル式コンパレータに関
するものである。
（従来の技術）
従来、この種のデジタル式コンバータにおいて、データ
長が同一の二つのシリアルｎビットデータの大小及び一
致を判定するには、それらのシリアルｎビットデータを
一旦パラレルｎビットデータに変換し、その後それらの
大小及び一致を判定するのが一般的である。
長が同一の二つのシリアルｎビットデータの大小及び一
致を判定するには、それらのシリアルｎビットデータを
一旦パラレルｎビットデータに変換し、その後それらの
大小及び一致を判定するのが一般的である。
（発明か解決しようとする課題〕
しかしながら、上記のような従来のデジタル式コンパレ
ータにあっては、シリアルｎビットデータをパラレルｎ
ビットデータに変換し、そのパラレルｎビットデータ同
士の大小及び一致の判定を行う為、回路規模が太きくな
り、大小及び一致の判定に要する時間も長いという問題
点があった。
ータにあっては、シリアルｎビットデータをパラレルｎ
ビットデータに変換し、そのパラレルｎビットデータ同
士の大小及び一致の判定を行う為、回路規模が太きくな
り、大小及び一致の判定に要する時間も長いという問題
点があった。
本発明は、このような問題点に着目してなされたものて
、回路規模か小さく、判定時間も短いデジタル式コンパ
レータを得ることを目的としている。
、回路規模か小さく、判定時間も短いデジタル式コンパ
レータを得ることを目的としている。
〔課題を解決するための手段〕
本発明のデジタル式コンパレータは、次のように構成し
たものである。
たものである。
ａ、最上位ビットより順次人力されるデータ長が同一の
任意の二つのシリアルビットデータの大小及び一致を判
定するデジタル式コンパレータにおいて、前記二つのシ
リアルビットデータの不一致をビット単位で検出する不
一致検出手段と、この不一致検出手段の出力に基づいて
一方のビットデータが他方のビットデータより大きい時
に大の判定信号を出力する犬の判定手段及び一方のビッ
トデータか他方のビットデータより小さい時に小の判定
信号を出力する小の判定手段と、その大小の判定以後そ
れらの判定信号の通過を禁止する判定信号通過禁止手段
と、この判定信号通過禁止手段からの前記大小の判定信
号を保持するラッチ手段と、このラッチ手段の出力から
前記ビットデータの一致を検出する一致検出手段とを備
え、このラッチ手段及び一致検出手段を通して前記二つ
のシリアルビットデータの大小及び一致の判定信号を出
力するようにした。
任意の二つのシリアルビットデータの大小及び一致を判
定するデジタル式コンパレータにおいて、前記二つのシ
リアルビットデータの不一致をビット単位で検出する不
一致検出手段と、この不一致検出手段の出力に基づいて
一方のビットデータが他方のビットデータより大きい時
に大の判定信号を出力する犬の判定手段及び一方のビッ
トデータか他方のビットデータより小さい時に小の判定
信号を出力する小の判定手段と、その大小の判定以後そ
れらの判定信号の通過を禁止する判定信号通過禁止手段
と、この判定信号通過禁止手段からの前記大小の判定信
号を保持するラッチ手段と、このラッチ手段の出力から
前記ビットデータの一致を検出する一致検出手段とを備
え、このラッチ手段及び一致検出手段を通して前記二つ
のシリアルビットデータの大小及び一致の判定信号を出
力するようにした。
ｂ、上記ａのデジタル式コンパレータにおいて、大小の
判定信号通過禁止手段は、大の判定手段及び小の判定手
段と各々の判定信号を保持するラッチ手段との間にそれ
ぞれ設けた。
判定信号通過禁止手段は、大の判定手段及び小の判定手
段と各々の判定信号を保持するラッチ手段との間にそれ
ぞれ設けた。
Ｃ０上記ａまたはｂのデジタル式コンパレータにおいて
、一致検出手段は、大の判定信号を保持するラッチ手段
の否定出力と小の判定信号を保持するラッチ手段の否定
出力を人力信号とする論理積ゲートとした。
、一致検出手段は、大の判定信号を保持するラッチ手段
の否定出力と小の判定信号を保持するラッチ手段の否定
出力を人力信号とする論理積ゲートとした。
（作用）
本発明のデジタル式コンパレータにおいては、つのシリ
アルビットデータの大小及び一致を各ビット毎に判定し
て検出しており、パラレルビットデータに変換する必要
がない。
アルビットデータの大小及び一致を各ビット毎に判定し
て検出しており、パラレルビットデータに変換する必要
がない。
第１図は本発明の−・実施例によるデジタル式コンパレ
ータの構成を示すブロック図であり、ＤＩ （ＩＮ）及
びＤ２（ＩＮ）はＭＳＢより順次人力されるデータ長が
同一の任、意のシリアルｎビットデータを示している。
ータの構成を示すブロック図であり、ＤＩ （ＩＮ）及
びＤ２（ＩＮ）はＭＳＢより順次人力されるデータ長が
同一の任、意のシリアルｎビットデータを示している。
図中、１はこれらのシリアルｎビットデータＤｉ （
ＩＮ）、Ｄ２（ＩＮ）を人力し、該シリアルｎビットデ
ータＤｉ （ＩＮ）とＤ２ （ＩＮ）の不一致をビット
単位で検出する不一致検出手段、２．３は該不一致検出
手段の出力に基づいて上記二つのデータの大小を判定す
る大の判定手段及び小の判定手段で、大の判定手段２は
シリアルｎビットデータＤＩ（ＩＮ）とＤ２（ＩＮ）を
比較して一方のビットデータＤＩ（ＩＮ）が他方のビッ
トデータＤ２（ＩＮ）より大きい時に大の判定信号を出
力し、小の判定手段３は−・方のビットデータＤ１（Ｉ
Ｎ）が他方のビットデータＤ２（ＩＮ）より小さい時に
小の判定信号を出力する。４は上記の大の判定手段２か
らの判定信号を入力し、−置火の判定手段２が大の判定
結果を出力するかあるいは小の判定手段３が小の判定結
果を出力すると以後の大小の判定信号の通過を禁止する
判定信号通過禁止手段、５は小の判定手段３からの判定
（３号を人力し、−旦小の判定手段３が小の判定結果を
出力するかあるいは大の判定手段２が大の判定結果を出
力すると以後の大小の判定信号の通過を禁止する判定信
号通過禁止手段、６は判定信号通過＃皮手段４からの大
の判定信号を人力してそのデータを保持するラッチ手段
、７はこのラッチ手段６の出力を該ラッチ手段６に再人
力する自己ラッチ手段、８は判定信号通過禁止手段５か
らの小の判定信号を人力してそのデータを保持するラッ
チ手段、９はこのラッチ手段８の出力を該ラッチ手段８
に再入力する自己ラッチ手段、１０は上記ラッチ手段６
とラッチ手段８の出力（３、Ｍ−から二つのシリアルｎ
ビットデータＤ１（ＩＮ）と０２（ＩＮ）の一致を検出
する一致検出手段で、上記ラッチ手段６，８及びこの一
致検出手段１０を通して二つのシリアルｎビットデータ
の大小及び一致の判定信号が出力される。
ＩＮ）、Ｄ２（ＩＮ）を人力し、該シリアルｎビットデ
ータＤｉ （ＩＮ）とＤ２ （ＩＮ）の不一致をビット
単位で検出する不一致検出手段、２．３は該不一致検出
手段の出力に基づいて上記二つのデータの大小を判定す
る大の判定手段及び小の判定手段で、大の判定手段２は
シリアルｎビットデータＤＩ（ＩＮ）とＤ２（ＩＮ）を
比較して一方のビットデータＤＩ（ＩＮ）が他方のビッ
トデータＤ２（ＩＮ）より大きい時に大の判定信号を出
力し、小の判定手段３は−・方のビットデータＤ１（Ｉ
Ｎ）が他方のビットデータＤ２（ＩＮ）より小さい時に
小の判定信号を出力する。４は上記の大の判定手段２か
らの判定信号を入力し、−置火の判定手段２が大の判定
結果を出力するかあるいは小の判定手段３が小の判定結
果を出力すると以後の大小の判定信号の通過を禁止する
判定信号通過禁止手段、５は小の判定手段３からの判定
（３号を人力し、−旦小の判定手段３が小の判定結果を
出力するかあるいは大の判定手段２が大の判定結果を出
力すると以後の大小の判定信号の通過を禁止する判定信
号通過禁止手段、６は判定信号通過＃皮手段４からの大
の判定信号を人力してそのデータを保持するラッチ手段
、７はこのラッチ手段６の出力を該ラッチ手段６に再人
力する自己ラッチ手段、８は判定信号通過禁止手段５か
らの小の判定信号を人力してそのデータを保持するラッ
チ手段、９はこのラッチ手段８の出力を該ラッチ手段８
に再入力する自己ラッチ手段、１０は上記ラッチ手段６
とラッチ手段８の出力（３、Ｍ−から二つのシリアルｎ
ビットデータＤ１（ＩＮ）と０２（ＩＮ）の一致を検出
する一致検出手段で、上記ラッチ手段６，８及びこの一
致検出手段１０を通して二つのシリアルｎビットデータ
の大小及び一致の判定信号が出力される。
また、ａｐｌはラッチ手段６の出力であり、シリアルｎ
ビットデータがＤｉ （ＩＮ）＞Ｄｌ（ＩＮ）なる時Ｈ
（高）レベルとなる。ｏ ｐ ２゛はラッチ手段８の出
力であり、シリアルｎビットデータがＤＩ （ＩＮ）＜
Ｄｌ （ＩＮ）なる時Ｈレベルとなる。また、ｏｐ３は
一致検出手段１０の出力であり、シリアルｎビットデー
タかＤｌ（ＩＮ）＝Ｄ２ （ＩＮ）なる時Ｈレベルとな
る。
ビットデータがＤｉ （ＩＮ）＞Ｄｌ（ＩＮ）なる時Ｈ
（高）レベルとなる。ｏ ｐ ２゛はラッチ手段８の出
力であり、シリアルｎビットデータがＤＩ （ＩＮ）＜
Ｄｌ （ＩＮ）なる時Ｈレベルとなる。また、ｏｐ３は
一致検出手段１０の出力であり、シリアルｎビットデー
タかＤｌ（ＩＮ）＝Ｄ２ （ＩＮ）なる時Ｈレベルとな
る。
なお、図示のように判定信号通過禁止手段４゜５は大小
の判定手段２．３と各々の判定信号を保持するラッチ手
段６，８との間にそれぞれ設けである。
の判定手段２．３と各々の判定信号を保持するラッチ手
段６，８との間にそれぞれ設けである。
第２図は第１図の回路の具体例を示す回路図である。図
中、Ｇｉは不一致検出手段１を構成する２人力排他的論
理和ゲートで、シリアルｎビットデータＤ（ＩＮ）とＤ
２ＣＩＮ）を人力し、該シリアルｎビットデータＤＩ
（ＩＮ）とＤｌ（ＩＮ）が不一致の時にＨレベルの信号
を出力する。Ｇ２は犬の判定手段２を構成する２人力論
理積ケートで、２人力排他的論理和ゲートＧ１の出力と
シリアルｎビットデータＤＩ （ＩＮ）を人力し、ＭＳ
Ｂより順次人力された各ビットデータにＤｉ （ＩＮ）
＞Ｄｌ （ＩＮ）の関係が成立するとＨレベルの信号を
出力する。Ｇ３は小の判定手段３を構成する２人力論理
積ゲートで、２人力排他的論理和ゲートＧ１の出力とシ
リアルｎビットデータＤ２ （ｒＮ）を入力し、ＭＳＢ
より順次入力された各ビットデータにＤＩ （ＩＮ）＜
Ｄｌ（ＩＮ）の関係が成立するとＨレベルの信号を出力
する。Ｇ４は判定信号通過禁止手段４を構成する３人力
論理積ゲートで、２人力論理積ゲートＧ２の出力と後述
するＤ型ＦＦ（フリップフロップ）回路ＦＦＩのＱ出力
とＤ型ＦＦ回路ＦＦ２のＱ出力を人力し、−旦シリアル
ｎビットデータＤｉ （ＩＮ）とＤｌ（ＩＮ）の大小関
係が判定されると、以後の２人力論理積ゲートＧ２の出
力通過を禁止する。Ｇ５は判定信号通過禁止手段５を構
成する３人力論理積ケートで、２人力論理積ゲートＧ３
の出力とＤ型ＦＦ回路ＦＦＩのＱ出力とＤ型ＦＦ回路Ｆ
Ｆ２のＱ出力を入力し、旦シリアルｎビットテータＤＩ
（ＩＮ）とＤｌ（ＩＮ）の大小関係が判定されると、以
後の２人力論理積ゲートＧ３の出力通過を禁止する。Ｇ
６は自己ラッチ手段７を構成する２人力論理和ゲートで
、３人力論理積ゲートＧ４の出力とＤ型ＦＦ回路ＦＦＩ
のＱ出力を人力し、Ｄ型ＦＦ回路ＦＦＩの自己ラッチを
行う。Ｇ７は自己ラッチ手段９を構成する２人力論理和
ゲートで、３人力論理積ゲートＧ５の出力とＤ型ＦＦ回
路ＦＦ２のＱ出力を人力し、Ｄ型ＦＦ回路ＦＦ２の自己
ラッチを行う。また、前述のＤ型ＦＦ回路ＦＦＩ及びＦ
Ｆ２は、リセット信号Ｒでリセットされ、クロック信号
ＣＫの立上りエツジでＤ入力の状態を読み、その結果を
ラッチする。Ｇ８は一致検出手段１０を構成する２人力
論理積ケート・で、Ｄ型ＦＦ回路ＦＦＩ及びＦＦ２のＱ
出力を人力し、シリアルｎビットデータＤＩ（ＩＮ）と
０２（ＩＮ）がＤＩ ＜ＩＮ）＝Ｄ２ （ＩＮ）の関係
にある時、その出力０ρ３はＨレベルとなる。
中、Ｇｉは不一致検出手段１を構成する２人力排他的論
理和ゲートで、シリアルｎビットデータＤ（ＩＮ）とＤ
２ＣＩＮ）を人力し、該シリアルｎビットデータＤＩ
（ＩＮ）とＤｌ（ＩＮ）が不一致の時にＨレベルの信号
を出力する。Ｇ２は犬の判定手段２を構成する２人力論
理積ケートで、２人力排他的論理和ゲートＧ１の出力と
シリアルｎビットデータＤＩ （ＩＮ）を人力し、ＭＳ
Ｂより順次人力された各ビットデータにＤｉ （ＩＮ）
＞Ｄｌ （ＩＮ）の関係が成立するとＨレベルの信号を
出力する。Ｇ３は小の判定手段３を構成する２人力論理
積ゲートで、２人力排他的論理和ゲートＧ１の出力とシ
リアルｎビットデータＤ２ （ｒＮ）を入力し、ＭＳＢ
より順次入力された各ビットデータにＤＩ （ＩＮ）＜
Ｄｌ（ＩＮ）の関係が成立するとＨレベルの信号を出力
する。Ｇ４は判定信号通過禁止手段４を構成する３人力
論理積ゲートで、２人力論理積ゲートＧ２の出力と後述
するＤ型ＦＦ（フリップフロップ）回路ＦＦＩのＱ出力
とＤ型ＦＦ回路ＦＦ２のＱ出力を人力し、−旦シリアル
ｎビットデータＤｉ （ＩＮ）とＤｌ（ＩＮ）の大小関
係が判定されると、以後の２人力論理積ゲートＧ２の出
力通過を禁止する。Ｇ５は判定信号通過禁止手段５を構
成する３人力論理積ケートで、２人力論理積ゲートＧ３
の出力とＤ型ＦＦ回路ＦＦＩのＱ出力とＤ型ＦＦ回路Ｆ
Ｆ２のＱ出力を入力し、旦シリアルｎビットテータＤＩ
（ＩＮ）とＤｌ（ＩＮ）の大小関係が判定されると、以
後の２人力論理積ゲートＧ３の出力通過を禁止する。Ｇ
６は自己ラッチ手段７を構成する２人力論理和ゲートで
、３人力論理積ゲートＧ４の出力とＤ型ＦＦ回路ＦＦＩ
のＱ出力を人力し、Ｄ型ＦＦ回路ＦＦＩの自己ラッチを
行う。Ｇ７は自己ラッチ手段９を構成する２人力論理和
ゲートで、３人力論理積ゲートＧ５の出力とＤ型ＦＦ回
路ＦＦ２のＱ出力を人力し、Ｄ型ＦＦ回路ＦＦ２の自己
ラッチを行う。また、前述のＤ型ＦＦ回路ＦＦＩ及びＦ
Ｆ２は、リセット信号Ｒでリセットされ、クロック信号
ＣＫの立上りエツジでＤ入力の状態を読み、その結果を
ラッチする。Ｇ８は一致検出手段１０を構成する２人力
論理積ケート・で、Ｄ型ＦＦ回路ＦＦＩ及びＦＦ２のＱ
出力を人力し、シリアルｎビットデータＤＩ（ＩＮ）と
０２（ＩＮ）がＤＩ ＜ＩＮ）＝Ｄ２ （ＩＮ）の関係
にある時、その出力０ρ３はＨレベルとなる。
また、シリアルｎビットデータＤＩ（ＩＮ）とＤｌ （
ＩＮ）かＤＩ （ＩＮ）＞Ｄｌ （ＩＮ）の関係にある
時、Ｄ型ＦＦ回路ＦＦＩの出力ｏｐｌはＨレベルとなり
、シリアルｎビットデータＤＩ（ＩＮ）とＤｌ（ＩＮ）
がＤｉ （ＩＮ）＜Ｄ２ （ＩＮ）の関係にある時、Ｄ
型ＦＦ回路ＦＦ２の出力ｏｐ２はＨレベルとなる。
ＩＮ）かＤＩ （ＩＮ）＞Ｄｌ （ＩＮ）の関係にある
時、Ｄ型ＦＦ回路ＦＦＩの出力ｏｐｌはＨレベルとなり
、シリアルｎビットデータＤＩ（ＩＮ）とＤｌ（ＩＮ）
がＤｉ （ＩＮ）＜Ｄ２ （ＩＮ）の関係にある時、Ｄ
型ＦＦ回路ＦＦ２の出力ｏｐ２はＨレベルとなる。
なお、図示のように２人力論理積ゲートＧ８は、第１図
のラッチ手段６，８を構成するＦＦ回路ＦＦＩ、ＦＦ２
の否定出力（Ｑ出力）を入力して一致の検出を行うよう
になっている。
のラッチ手段６，８を構成するＦＦ回路ＦＦＩ、ＦＦ２
の否定出力（Ｑ出力）を入力して一致の検出を行うよう
になっている。
第３図は第２図の回路の動作を示すタイミング図である
。第３図（ａ）は、ＭＳＢより順次入力される二つのデ
ータ長Ａのシリアル１０ビツトデータＤｉ （ＩＮ）と
０２ （ＩＮ）において、上位３ビツト目からＤＩ （
ＩＮ）＞Ｄ２ （ＩＮ）なる関係により前記り型ＦＦ回
路ＦＦＩのＱ出力０ρ１かＨレベルを保持している状態
を示している。第３図（ｂ）は、ＭＳＢより順次入力さ
れる二つのシリアル１０ビツトデータＤｉ （ＩＮ）と
Ｄ２（ＩＮ）において、上位３ビツト目からＤＩ （Ｉ
Ｎ）＜Ｄ２ （ＩＮ）なる関係により前記り型ＦＦ回路
ＦＦＩのＱ出力ｏｐ２がＨレベルを保持している状態を
示している。また、第３図（Ｃ）は、ＭＳＢより順次人
力される二つのシリアル１０ビツトデータＤｉ （Ｉ
Ｎ）とＤ２（ＩＮ）において、各ビット全てＤＩ（ＩＮ
）＝Ｄ２ （ＩＮ）なる関係により前記２人力論理積ケ
ートＧ８の出力Ｏρ３がＨレベルを保持している状態を
示している。
。第３図（ａ）は、ＭＳＢより順次入力される二つのデ
ータ長Ａのシリアル１０ビツトデータＤｉ （ＩＮ）と
０２ （ＩＮ）において、上位３ビツト目からＤＩ （
ＩＮ）＞Ｄ２ （ＩＮ）なる関係により前記り型ＦＦ回
路ＦＦＩのＱ出力０ρ１かＨレベルを保持している状態
を示している。第３図（ｂ）は、ＭＳＢより順次入力さ
れる二つのシリアル１０ビツトデータＤｉ （ＩＮ）と
Ｄ２（ＩＮ）において、上位３ビツト目からＤＩ （Ｉ
Ｎ）＜Ｄ２ （ＩＮ）なる関係により前記り型ＦＦ回路
ＦＦＩのＱ出力ｏｐ２がＨレベルを保持している状態を
示している。また、第３図（Ｃ）は、ＭＳＢより順次人
力される二つのシリアル１０ビツトデータＤｉ （Ｉ
Ｎ）とＤ２（ＩＮ）において、各ビット全てＤＩ（ＩＮ
）＝Ｄ２ （ＩＮ）なる関係により前記２人力論理積ケ
ートＧ８の出力Ｏρ３がＨレベルを保持している状態を
示している。
このように、本実施例においては二つのシリアルｎビッ
トデータＤＩ （ＩＮ）と０２（ＩＮ）の大小及び一致
を各ビット毎に判定して検出しているので、パラレルビ
ットデータに変換する必要がない。このため、回路規模
を小さくすることができると共に、高速で判定すること
ができ、判定時間が短くなる。
トデータＤＩ （ＩＮ）と０２（ＩＮ）の大小及び一致
を各ビット毎に判定して検出しているので、パラレルビ
ットデータに変換する必要がない。このため、回路規模
を小さくすることができると共に、高速で判定すること
ができ、判定時間が短くなる。
以上説明したように、本発明によれば、二つの任意のデ
ータ長が同一のシリアルビットデータの大小及び一致を
パラレルビットデータに変換することなく判定すること
ができ、その回路構成においても二つのラッチ回路とわ
ずかな論理ゲートで構成できるので、回路規模が小さく
なり、また、大小及び一致の判定を高速に行うことがで
き、判定時間が短くなるという効果がある。
ータ長が同一のシリアルビットデータの大小及び一致を
パラレルビットデータに変換することなく判定すること
ができ、その回路構成においても二つのラッチ回路とわ
ずかな論理ゲートで構成できるので、回路規模が小さく
なり、また、大小及び一致の判定を高速に行うことがで
き、判定時間が短くなるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の回路の其体例を示す回路図、第３図（ａ）、（
ｂ）、（ｃ）は第２図の回路の動作を示すタイミング図
である。 ＤＩ （ＩＮ）・・・・・・シリアルｎビットデータ
Ｄ２（ＩＮ）・・・・・・シリアルｎビットデーメト・
・・・・不一致検出手段 ２・・・・・・犬の判定手段 ３・・・・・・小の判定手段 ４５・−・・・・判定信号通通禁ｌＥ手段６．８・・・
・・・ラッチ手段 ７９・・・・・・自己ラッチ手段 １０・・・・・・一致検出手段
第１図の回路の其体例を示す回路図、第３図（ａ）、（
ｂ）、（ｃ）は第２図の回路の動作を示すタイミング図
である。 ＤＩ （ＩＮ）・・・・・・シリアルｎビットデータ
Ｄ２（ＩＮ）・・・・・・シリアルｎビットデーメト・
・・・・不一致検出手段 ２・・・・・・犬の判定手段 ３・・・・・・小の判定手段 ４５・−・・・・判定信号通通禁ｌＥ手段６．８・・・
・・・ラッチ手段 ７９・・・・・・自己ラッチ手段 １０・・・・・・一致検出手段
Claims (3)
- （１）最上位ビットより順次入力されるデータ長が同一
の任意の二つのシリアルビットデータの大小及び一致を
判定するデジタル式コンパレータにおいて、前記二つの
シリアルビットデータの不一致をビット単位で検出する
不一致検出手段と、この不一致検出手段の出力に基づい
て一方のビットデータが他方のビットデータより大きい
時に大の判定信号を出力する大の判定手段及び一方のビ
ットデータが他方のビットデータより小さい時に小の判
定信号を出力する小の判定手段と、その大小の判定以後
それらの判定信号の通過を禁止する判定信号通過禁止手
段と、この判定信号通過禁止手段からの前記大小の判定
信号を保持するラッチ手段と、このラッチ手段の出力か
ら前記ビットデータの一致を検出する一致検出手段とを
備え、このラッチ手段及び一致検出手段を通して前記二
つのシリアルビットデータの大小及び一致の判定信号を
出力するようにしたことを特徴とするデジタル式コンパ
レータ。 - （２）前記大小の判定信号通過禁止手段は、大の判定手
段及び小の判定手段と各々の判定信号を保持するラッチ
手段との間にそれぞれ設けたことを特徴とする請求項１
記載のデジタル式コンパレータ。 - （３）前記一致検出手段は、大の判定信号を保持するラ
ッチ手段の否定出力と小の判定信号を保持するラッチ手
段の否定出力を入力信号とする論理積ゲートであること
を特徴とする請求項１または２記載のデジタル式コンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454389A JPH0390930A (ja) | 1989-09-01 | 1989-09-01 | デジタル式コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454389A JPH0390930A (ja) | 1989-09-01 | 1989-09-01 | デジタル式コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0390930A true JPH0390930A (ja) | 1991-04-16 |
Family
ID=16815445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22454389A Pending JPH0390930A (ja) | 1989-09-01 | 1989-09-01 | デジタル式コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0390930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553762A (ja) * | 1991-08-16 | 1993-03-05 | Samsung Electron Co Ltd | 直列比較器 |
-
1989
- 1989-09-01 JP JP22454389A patent/JPH0390930A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553762A (ja) * | 1991-08-16 | 1993-03-05 | Samsung Electron Co Ltd | 直列比較器 |
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