JPH0553762A - 直列比較器 - Google Patents
直列比較器Info
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- JPH0553762A JPH0553762A JP3279649A JP27964991A JPH0553762A JP H0553762 A JPH0553762 A JP H0553762A JP 3279649 A JP3279649 A JP 3279649A JP 27964991 A JP27964991 A JP 27964991A JP H0553762 A JPH0553762 A JP H0553762A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Mathematical Physics (AREA)
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- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 この発明は、入力されたデータを比較して大
小を判別する大小比較器において、データ入力及び比較
されるデータ数が変化する場合に、直列動作特性に適合
した直列比較器を提供することを目的とする。 【構成】 この発明は、多数個の直列に入力されたデー
タの値と内部のデータ値を相互比較して命令遂行可否を
決定する直列比較器において、二つの入力されたそれぞ
れのデータ値ＤＡ，ＤＢとＥＸＮＯＲゲート（３１）、
インバータ（ＩＮ４）及びＮＡＮＤゲート（５）の出力
を制御値として上記二つの値を論理化して各々出力する
ＮＯＲゲート（１１，１２）と、上記ＮＯＲゲートの出
力値を入力値としてラッチされた出力値を発生する二つ
のラッチ回路（４０，５０）と、上記ラッチ回路の出力
値を各々反転する第１のインバータ（ＩＮ５）及び第２
のインバータ（ＩＮ６）と、上記インバータにより反転
された二つの出力値を入力値として一定レベルの値Ａ＝
Ｂを出力するＮＯＲゲート１７とを有し、最下位アドレ
スビット値ＬＡＢから入力されるデータを比較するよう
に構成される。
小を判別する大小比較器において、データ入力及び比較
されるデータ数が変化する場合に、直列動作特性に適合
した直列比較器を提供することを目的とする。 【構成】 この発明は、多数個の直列に入力されたデー
タの値と内部のデータ値を相互比較して命令遂行可否を
決定する直列比較器において、二つの入力されたそれぞ
れのデータ値ＤＡ，ＤＢとＥＸＮＯＲゲート（３１）、
インバータ（ＩＮ４）及びＮＡＮＤゲート（５）の出力
を制御値として上記二つの値を論理化して各々出力する
ＮＯＲゲート（１１，１２）と、上記ＮＯＲゲートの出
力値を入力値としてラッチされた出力値を発生する二つ
のラッチ回路（４０，５０）と、上記ラッチ回路の出力
値を各々反転する第１のインバータ（ＩＮ５）及び第２
のインバータ（ＩＮ６）と、上記インバータにより反転
された二つの出力値を入力値として一定レベルの値Ａ＝
Ｂを出力するＮＯＲゲート１７とを有し、最下位アドレ
スビット値ＬＡＢから入力されるデータを比較するよう
に構成される。
Description
【０００１】
【産業上の利用分野】この発明は、多数個の直列に入力
されるデータと内部にあるデータを相互比較して命令遂
行可否を決定する直列比較器に関し、特にビットの数が
変化する入力データを一つのビットづつ比較してその大
小値を判別する直列比較器に関する。
されるデータと内部にあるデータを相互比較して命令遂
行可否を決定する直列比較器に関し、特にビットの数が
変化する入力データを一つのビットづつ比較してその大
小値を判別する直列比較器に関する。
【０００２】
【従来の技術】一般に、多数個の直列に入力されるデー
タの正、誤及び大小を判別するＴＴＬ形（８ビット，１
６ビット）の大小比較器は、設定されたビット数の固定
されたデータだけを比較することができる。図４は従来
の多数個の直列に入力されたデータにより固定されたデ
ータだけを比較して出力する大小比較器の論理回路の構
成を示す図である。
タの正、誤及び大小を判別するＴＴＬ形（８ビット，１
６ビット）の大小比較器は、設定されたビット数の固定
されたデータだけを比較することができる。図４は従来
の多数個の直列に入力されたデータにより固定されたデ
ータだけを比較して出力する大小比較器の論理回路の構
成を示す図である。
【０００３】図４において、９ビットで入力されたデー
タは一つの半加算器ＨＡと二つの全加算器ＦＡを含んで
組合された加算器１０と、三つの全加算器ＦＡを含んで
組合された他の加算器２０，３０により、上記入力され
たデータが各々加算される。続いて、ＮＡＮＤゲート
１，２，３は、上記加算されたデータＳ0 〜Ｓ8 を入力
として３ビットづつ組合されたデータで各々出力され
る。上記ＮＡＮＤゲート１，２，３から出力されたデー
タは、各々ＮＯＲゲート７に入力されて、９ビットで入
力されたデータ中で一定レベルのデータＡ＝Ｂだけが出
力される。
タは一つの半加算器ＨＡと二つの全加算器ＦＡを含んで
組合された加算器１０と、三つの全加算器ＦＡを含んで
組合された他の加算器２０，３０により、上記入力され
たデータが各々加算される。続いて、ＮＡＮＤゲート
１，２，３は、上記加算されたデータＳ0 〜Ｓ8 を入力
として３ビットづつ組合されたデータで各々出力され
る。上記ＮＡＮＤゲート１，２，３から出力されたデー
タは、各々ＮＯＲゲート７に入力されて、９ビットで入
力されたデータ中で一定レベルのデータＡ＝Ｂだけが出
力される。
【０００４】また、加算器３０のキャリヤ伝送端ＣＹに
接続された加算器ＦＡは、上記加算器のキャリヤ伝送に
よって常に一定のデータだけを入力して、加算されたデ
ータはＮＡＮＤゲート４とＮＯＲゲート８の入力値とし
て各々入力される。この時、上記加算器ＦＡから出力さ
れたデータと、ＮＯＲゲート７から出力されたデータが
インバータＩＮ２を介して反転されたデータとが各々Ｎ
ＯＲゲート４の入力として最上位ビットＭＳＢのデータ
の大小Ａ＞Ｂを判別する。
接続された加算器ＦＡは、上記加算器のキャリヤ伝送に
よって常に一定のデータだけを入力して、加算されたデ
ータはＮＡＮＤゲート４とＮＯＲゲート８の入力値とし
て各々入力される。この時、上記加算器ＦＡから出力さ
れたデータと、ＮＯＲゲート７から出力されたデータが
インバータＩＮ２を介して反転されたデータとが各々Ｎ
ＯＲゲート４の入力として最上位ビットＭＳＢのデータ
の大小Ａ＞Ｂを判別する。
【０００５】さらに、上記加算器ＦＡから出力されたデ
ータはＮＯＲゲート７から出力されたデータとともにＮ
ＯＲゲート８にも入力されて、最下位ビットＬＳＢのデ
ータの大小Ａ＜Ｂを判別する。また、上記等価のデータ
及び最下位ビットのデータはＮＯＲゲート９に入力され
て、出力された値がインバータＩＮ３を介して反転され
ると、一定レベルのアドレスビットが出力される。
ータはＮＯＲゲート７から出力されたデータとともにＮ
ＯＲゲート８にも入力されて、最下位ビットＬＳＢのデ
ータの大小Ａ＜Ｂを判別する。また、上記等価のデータ
及び最下位ビットのデータはＮＯＲゲート９に入力され
て、出力された値がインバータＩＮ３を介して反転され
ると、一定レベルのアドレスビットが出力される。
【０００６】上記のように構成されて動作される従来の
大小比較器は、入出力されるデータ数が変化するシリア
ル半導体装置では、多数個の入力データを一つのビット
づつ比較して大小を判別するために、使用が不可能にな
るという問題点があった。
大小比較器は、入出力されるデータ数が変化するシリア
ル半導体装置では、多数個の入力データを一つのビット
づつ比較して大小を判別するために、使用が不可能にな
るという問題点があった。
【０００７】また、上記大小比較器は入出力されるデー
タが並列に動作される半導体装置に適合するように構成
されているため、データの入／出力が直列となる半導体
装置のデータ入力あるいは比較されるデータの数が変化
する場合には、比較器自体の回路構成が複雑化して入力
ゲート数も増加するので、集積度が低下するという問題
点があった。
タが並列に動作される半導体装置に適合するように構成
されているため、データの入／出力が直列となる半導体
装置のデータ入力あるいは比較されるデータの数が変化
する場合には、比較器自体の回路構成が複雑化して入力
ゲート数も増加するので、集積度が低下するという問題
点があった。
【０００８】
【発明が解決しようとする課題】従って、この発明は、
上記の問題点を解決するためのものであり、この発明の
目的は、入力されたデータを比較して大小を判別する大
小比較器において、データ入力及び比較されるデータ数
が変化する場合に、直列動作特性に適合した直列比較器
を提供することにある。
上記の問題点を解決するためのものであり、この発明の
目的は、入力されたデータを比較して大小を判別する大
小比較器において、データ入力及び比較されるデータ数
が変化する場合に、直列動作特性に適合した直列比較器
を提供することにある。
【０００９】この発明の他の目的は、上記の直列比較器
を使用して入力されたデータと内部データを互いに比較
して、各々最上位ビットＭＳＢ及び最下位ビットＬＳＢ
値を出力する直列比較器を提供することにある。
を使用して入力されたデータと内部データを互いに比較
して、各々最上位ビットＭＳＢ及び最下位ビットＬＳＢ
値を出力する直列比較器を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、この発明は、直列に入力されたデータ値と、
内部のデータ値を相互比較して命令遂行可否を決定する
大小比較器において、最下位ビット値ＬＳＢを出力させ
るための比較器は、二つの入力されたデータ値とＥＸＮ
ＯＲゲート、インバータ及びＮＡＮＤゲートを介した出
力を制御値として上記入力された二つのデータ値を論理
化して各々出力するＮＯＲゲートと、上記ＮＯＲゲート
の出力を入力値としてラッチされた出力値を発生させる
二つのＮＯＲゲートで構成されたラッチ回路と、上記ラ
ッチ回路の出力値を各々反転する二つのインバータと、
上記インバータにより反転された二つの出力値を入力値
として最下位アドレスビット値に等価の値を出力させる
ＮＯＲゲートとで構成される。
るために、この発明は、直列に入力されたデータ値と、
内部のデータ値を相互比較して命令遂行可否を決定する
大小比較器において、最下位ビット値ＬＳＢを出力させ
るための比較器は、二つの入力されたデータ値とＥＸＮ
ＯＲゲート、インバータ及びＮＡＮＤゲートを介した出
力を制御値として上記入力された二つのデータ値を論理
化して各々出力するＮＯＲゲートと、上記ＮＯＲゲート
の出力を入力値としてラッチされた出力値を発生させる
二つのＮＯＲゲートで構成されたラッチ回路と、上記ラ
ッチ回路の出力値を各々反転する二つのインバータと、
上記インバータにより反転された二つの出力値を入力値
として最下位アドレスビット値に等価の値を出力させる
ＮＯＲゲートとで構成される。
【００１１】一方、最上位ビット値ＭＳＢを出力させる
ための比較器は、二つの入力されたデータ値と、ＥＸＮ
ＯＲゲート、インバータ及びＮＡＮＤゲートを介した出
力を制御値として上記二つのデータ値を論理化して各々
出力するＮＯＲゲートと、上記ＮＯＲゲートの出力を入
力値としてラッチされた出力値を発生する二つのＮＯＲ
ゲートで構成されたラッチ回路と、上記ラッチ回路の出
力値を各々反転させるインバータと、上記インバータに
より反転された二つの出力値を入力値として最上位アド
レスビット値中に等価の値を出力するＮＯＲゲートと、
上記ＮＯＲゲートの出力値を上記ＮＡＮＤゲートの制御
入力値として帰還（feedback）されるように構成され
る。
ための比較器は、二つの入力されたデータ値と、ＥＸＮ
ＯＲゲート、インバータ及びＮＡＮＤゲートを介した出
力を制御値として上記二つのデータ値を論理化して各々
出力するＮＯＲゲートと、上記ＮＯＲゲートの出力を入
力値としてラッチされた出力値を発生する二つのＮＯＲ
ゲートで構成されたラッチ回路と、上記ラッチ回路の出
力値を各々反転させるインバータと、上記インバータに
より反転された二つの出力値を入力値として最上位アド
レスビット値中に等価の値を出力するＮＯＲゲートと、
上記ＮＯＲゲートの出力値を上記ＮＡＮＤゲートの制御
入力値として帰還（feedback）されるように構成され
る。
【００１２】
【作用】上記構成において、この発明は、データの入／
出力が直列となる半導体装置のデータの入力あるいは比
較されるデータ数が変化する場合でも、直列動作特性に
適合するようにしている。
出力が直列となる半導体装置のデータの入力あるいは比
較されるデータ数が変化する場合でも、直列動作特性に
適合するようにしている。
【００１３】
【実施例】以下、この発明の実施例を添付された図面に
より詳細に説明する。
より詳細に説明する。
【００１４】図１はこの発明による最下位ビットＬＳＢ
から入力されて比較される大小比較器の出力論理回路を
示す図である。
から入力されて比較される大小比較器の出力論理回路を
示す図である。
【００１５】図３（Ａ）に図示されたタイミングチャー
トを参照すると、先ず、最下位ビットＬＳＢから二つの
入力データ値ＤＡ，ＤＢが直列にＮＯＲゲート１１，１
２に各々入力される。この時、上記入力データ値は排他
的論理和（ＥＸＮＯＲ）ゲート３１、インバータＩＮ４
及びＮＡＮＤゲート５を介して上記ＮＯＲゲート１１，
１２に制御値として入力される。また、上記ＮＡＮＤゲ
ート５に入力されるチェックイネーブルＣＥ値はハイレ
ベルで入力される。
トを参照すると、先ず、最下位ビットＬＳＢから二つの
入力データ値ＤＡ，ＤＢが直列にＮＯＲゲート１１，１
２に各々入力される。この時、上記入力データ値は排他
的論理和（ＥＸＮＯＲ）ゲート３１、インバータＩＮ４
及びＮＡＮＤゲート５を介して上記ＮＯＲゲート１１，
１２に制御値として入力される。また、上記ＮＡＮＤゲ
ート５に入力されるチェックイネーブルＣＥ値はハイレ
ベルで入力される。
【００１６】ここで、最下位ビットＬＳＢから入力され
るデータ値ＤＡ，ＤＢが同一データである場合には、Ｎ
ＯＲゲート１１，１２から同一なデータが出力されるの
で、入力されるデータ値が異なる場合にだけに着目すれ
ばよい。
るデータ値ＤＡ，ＤＢが同一データである場合には、Ｎ
ＯＲゲート１１，１２から同一なデータが出力されるの
で、入力されるデータ値が異なる場合にだけに着目すれ
ばよい。
【００１７】上記データ値ＤＡ，ＤＢが“０”と“１”
で各々異なる場合には、ＮＯＲゲート１１の出力はハイ
レベルになり、ＮＯＲゲート１２の出力はローレベルに
なる。上記ＮＯＲゲート１１，１２から出力されたデー
タはＮＯＲゲート１３，１４で構成されたラッチ回路４
０と、ＮＯＲゲート１５，１６で構成されたラッチ回路
５０に各々入力されるので、この時リセット（ＲＥＳＥ
Ｔ）される値により上記ラッチ回路４０の出力はローレ
ベルとなる。これにより、最下位ビット値（ＬＳＢ）Ａ
はＢより大きなことを示すようになり、インバータＩＮ
５を介した最下位ビット値ＡはＢより小さいことを示す
ようになる。
で各々異なる場合には、ＮＯＲゲート１１の出力はハイ
レベルになり、ＮＯＲゲート１２の出力はローレベルに
なる。上記ＮＯＲゲート１１，１２から出力されたデー
タはＮＯＲゲート１３，１４で構成されたラッチ回路４
０と、ＮＯＲゲート１５，１６で構成されたラッチ回路
５０に各々入力されるので、この時リセット（ＲＥＳＥ
Ｔ）される値により上記ラッチ回路４０の出力はローレ
ベルとなる。これにより、最下位ビット値（ＬＳＢ）Ａ
はＢより大きなことを示すようになり、インバータＩＮ
５を介した最下位ビット値ＡはＢより小さいことを示す
ようになる。
【００１８】また、リセットされる値により上記ラッチ
回路５０の出力はローレベルになり、インバータＩＮ６
を介してハイレベルに反転される。ここで、上記ラッチ
回路４０，５０の出力値はＮＯＲゲート１７に各々入力
され、上記ＮＯＲゲート１７の出力はローレベルにな
り、上記最下位ビットから入力されるデータＤＡとＤＢ
が異なること（Ａ≠Ｂ）を示す（ＭＡ，ＭＢのタイング
チャート参照）。
回路５０の出力はローレベルになり、インバータＩＮ６
を介してハイレベルに反転される。ここで、上記ラッチ
回路４０，５０の出力値はＮＯＲゲート１７に各々入力
され、上記ＮＯＲゲート１７の出力はローレベルにな
り、上記最下位ビットから入力されるデータＤＡとＤＢ
が異なること（Ａ≠Ｂ）を示す（ＭＡ，ＭＢのタイング
チャート参照）。
【００１９】次に、入力されるデータ値ＤＡ，ＤＢが
“１”と“０”で各々異なる場合には、ＮＯＲゲート１
１の出力はローレベルになり、ＮＯＲゲート１２の出力
はハイレベルになる。従って、上述のようにラッチ回路
４０の出力はハイレベルになることにより、最下位ビッ
ト値ＡはＢより大きなこと（Ａ＞Ｂ）を示すようにな
る。一方、入力された二つのデータＤＡとＤＢが最上位
ビットＭＳＢまで同じ場合に、上記ラッチ回路４０，５
０はリセット状態にあり、ＮＯＲゲート１７の出力がハ
イレベルになって上記二つのデータが等しいこと（Ａ＝
Ｂ）を示す。
“１”と“０”で各々異なる場合には、ＮＯＲゲート１
１の出力はローレベルになり、ＮＯＲゲート１２の出力
はハイレベルになる。従って、上述のようにラッチ回路
４０の出力はハイレベルになることにより、最下位ビッ
ト値ＡはＢより大きなこと（Ａ＞Ｂ）を示すようにな
る。一方、入力された二つのデータＤＡとＤＢが最上位
ビットＭＳＢまで同じ場合に、上記ラッチ回路４０，５
０はリセット状態にあり、ＮＯＲゲート１７の出力がハ
イレベルになって上記二つのデータが等しいこと（Ａ＝
Ｂ）を示す。
【００２０】図２はこの発明による最上位ビットＭＳＢ
から入力されて比較される大小比較器の出力論理回路を
示す図である。
から入力されて比較される大小比較器の出力論理回路を
示す図である。
【００２１】図３（Ｂ）に図示されたタイミングチャー
トを参照すると、先ず、最上位ビットＭＳＢから二つの
入力データ値ＤＡ，ＤＢは直列にＮＯＲゲート１８，１
９に各々入力される。この時、上記入力データ値はＥＸ
ＮＯＲゲート３２、インバータＩＮ７及び３個の入力を
持つＮＡＮＤゲート６を介して上記ＮＯＲゲート１８，
１９に制御値として各々入力される。
トを参照すると、先ず、最上位ビットＭＳＢから二つの
入力データ値ＤＡ，ＤＢは直列にＮＯＲゲート１８，１
９に各々入力される。この時、上記入力データ値はＥＸ
ＮＯＲゲート３２、インバータＩＮ７及び３個の入力を
持つＮＡＮＤゲート６を介して上記ＮＯＲゲート１８，
１９に制御値として各々入力される。
【００２２】また、ＮＡＮＤゲート６に入力される値の
中でチェックイネーブルＣＥ値は、ハイレベルであり、
ＮＯＲゲート２５から帰還入力される値はラッチ回路６
０及び７０のリセットされる状態によりハイレベルにな
る。ここで、上記ＮＯＲゲート１８，１９のデータ出力
が同一な場合には、初期状態になるので、出力が互いに
異なる場合にだけに着目すればよい。
中でチェックイネーブルＣＥ値は、ハイレベルであり、
ＮＯＲゲート２５から帰還入力される値はラッチ回路６
０及び７０のリセットされる状態によりハイレベルにな
る。ここで、上記ＮＯＲゲート１８，１９のデータ出力
が同一な場合には、初期状態になるので、出力が互いに
異なる場合にだけに着目すればよい。
【００２３】上記データ値ＤＡ，ＤＢが“０”と“１”
で各々異なる場合には、ＮＯＲゲート１０の出力はハイ
レベルになり、ＮＯＲゲート１９の出力はローレベルに
なる。上記ＮＯＲゲート１８，１９から出力されたデー
タは、各々ＮＯＲゲート２１，２２で構成されたラッチ
回路６０とＮＯＲゲート２３，２４で構成されたラッチ
回路７０に入力される。この時、リセットされる値によ
り上記ラッチ回路６０，７０の出力は全部ハイレベルで
出力される。上記出力はインバータＩＮ８を介してロー
レベルになることにより、最上位ビット値ＭＳＢ中のＡ
はＢより小さいこと（Ａ＜Ｂ）を示すようになる。
で各々異なる場合には、ＮＯＲゲート１０の出力はハイ
レベルになり、ＮＯＲゲート１９の出力はローレベルに
なる。上記ＮＯＲゲート１８，１９から出力されたデー
タは、各々ＮＯＲゲート２１，２２で構成されたラッチ
回路６０とＮＯＲゲート２３，２４で構成されたラッチ
回路７０に入力される。この時、リセットされる値によ
り上記ラッチ回路６０，７０の出力は全部ハイレベルで
出力される。上記出力はインバータＩＮ８を介してロー
レベルになることにより、最上位ビット値ＭＳＢ中のＡ
はＢより小さいこと（Ａ＜Ｂ）を示すようになる。
【００２４】一方、リセットされる値により上記ラッチ
回路７０の出力はハイレベルとなりインバータＩＮ９を
介してローレベルになることにより、最上位ビット値Ｍ
ＳＢ中のＡはＢより大きなこと（Ａ＞Ｂ）を示すように
なる。ここで、上記ラッチ回路６０，７０からラッチさ
れた出力値がインバータＩＮ８，ＩＮ９を介してＮＯＲ
ゲート２５に各々入力されて、最上位アドレスビットＭ
ＡＢ値を出力するようになる。
回路７０の出力はハイレベルとなりインバータＩＮ９を
介してローレベルになることにより、最上位ビット値Ｍ
ＳＢ中のＡはＢより大きなこと（Ａ＞Ｂ）を示すように
なる。ここで、上記ラッチ回路６０，７０からラッチさ
れた出力値がインバータＩＮ８，ＩＮ９を介してＮＯＲ
ゲート２５に各々入力されて、最上位アドレスビットＭ
ＡＢ値を出力するようになる。
【００２５】一方、最上位ビットＭＳＢから各々入力さ
れるデータＤＡ，ＤＢ値が“１”と“０”で各々異なる
場合には、上記入力データの大小の比較後、ＮＯＲゲー
ト２５の出力“０”によりＮＡＮＤゲート６の出力は一
定のハイレベル状態に固定されて、以後最下位ビット値
ＬＳＢまで入力されるデータは比較されなくなる。
れるデータＤＡ，ＤＢ値が“１”と“０”で各々異なる
場合には、上記入力データの大小の比較後、ＮＯＲゲー
ト２５の出力“０”によりＮＡＮＤゲート６の出力は一
定のハイレベル状態に固定されて、以後最下位ビット値
ＬＳＢまで入力されるデータは比較されなくなる。
【００２６】従って、この発明による直列比較器は、最
上位ビットＭＳＢあるいは最下位ビットＬＳＢから入力
される二つのデータ値の大小を各々判別し、判別結果の
値ＬＡＢを各々出力して半導体装置の命令遂行可否を決
定するアドレスビット値として使用する。
上位ビットＭＳＢあるいは最下位ビットＬＳＢから入力
される二つのデータ値の大小を各々判別し、判別結果の
値ＬＡＢを各々出力して半導体装置の命令遂行可否を決
定するアドレスビット値として使用する。
【００２７】
【発明の効果】上述のように、この発明による直列比較
器は、入出力されるデータが直列で動作される半導体装
置に適合するように構成されているので、データの入／
出力が直列となる半導体装置のデータ入力あるいは比較
されるデータの数が変化する場合にも直列動作特性に適
合するようになり、入力ゲート数を縮小して集積度を向
上させる効果がある。
器は、入出力されるデータが直列で動作される半導体装
置に適合するように構成されているので、データの入／
出力が直列となる半導体装置のデータ入力あるいは比較
されるデータの数が変化する場合にも直列動作特性に適
合するようになり、入力ゲート数を縮小して集積度を向
上させる効果がある。
【図１】この発明による直列比較器の最下位ビットＬＳ
Ｂ出力論理回路の構成を示す図である。
Ｂ出力論理回路の構成を示す図である。
【図２】この発明による直列比較器の最上位ビットＭＳ
Ｂ出力論理回路の構成を示す図である。
Ｂ出力論理回路の構成を示す図である。
【図３】この発明による図１乃至図２のタイミングチャ
ートを示す図である。
ートを示す図である。
【図４】従来の大小比較器の論理回路を示す図である。
５，６，１１〜９，２１〜２５，３１，３２，ＩＮ４〜
ＩＮ９ 論理ゲート ４０，５０，６０，７０ ラッチ回路
ＩＮ９ 論理ゲート ４０，５０，６０，７０ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フアンボ、 ジユン−シク 大韓民国 ソウル市 ヨンドウンポ−ク ヨンドウンポ−ドン ドンガ アパートメ ント ６−101 (72)発明者 ド、 ジエー−ヨン 大韓民国 キユンキ−ド スオン市 クウ ンスン−ク ゴドウン−ドン 198−22 ロツテ アパートメント ２−305
Claims (6)
- 【請求項１】 多数個の直列に入力されたデータの値と
内部のデータ値を相互比較して命令遂行可否を決定する
直列比較器において、 二つの入力されたそれぞれのデータ値ＤＡ，ＤＢとＥＸ
ＮＯＲゲート（３１）、インバータ（ＩＮ４）及びＮＡ
ＮＤゲート（５）の出力を制御値として上記二つの値を
論理化して各々出力するＮＯＲゲート（１１，１２）
と、 上記ＮＯＲゲートの出力値を入力値としてラッチされた
出力値を発生する二つのラッチ回路（４０，５０）と、 上記ラッチ回路の出力値を各々反転する第１のインバー
タ（ＩＮ５）及び第２のインバータ（ＩＮ６）と、 上記インバータにより反転された二つの出力値を入力値
として一定レベルの値Ａ＝Ｂを出力するＮＯＲゲート１
７とを有し、 最下位アドレスビット値ＬＡＢから入力されるデータを
比較することを特徴とする直列比較器。 - 【請求項２】 上記ラッチ回路（４０）は、二つのＮＯ
Ｒゲート（１３，１４）から構成されて、ＮＯＲゲート
（１１）の出力値を入力として最下位ビットの大小値Ａ
＞Ｂを比較することを特徴とする請求項１記載の直列比
較器。 - 【請求項３】 上記ラッチ回路（４０）は、二つのＮＯ
Ｒゲート（１５，１６）から構成されて、ＮＯＲゲート
（１２）の出力値を入力として、上記ラッチ回路のラッ
チされた値がインバータ（ＩＮ５）により反転されて最
下位ビットの大小値Ａ＜Ｂを比較することを特徴とする
請求項２記載の直列比較器。 - 【請求項４】 多数個の直列に入力されたデータの値と
内部のデータ値を相互比較して命令遂行可否を決定する
大小比較器において、 二つの入力されたデータ値ＤＡ，ＤＢとＥＸＮＯＲゲー
ト（３２）、インバータ（ＩＮ７）及びＮＡＮＤゲート
（６）を介した出力を制御値として上記二つの値を論理
化して各々出力するＮＯＲゲート（１８，１９）と、 上記ＮＯＲゲートの出力を入力値としてラッチされた出
力値を発生する二つのラッチ回路（６０，７０）と、 上記ラッチ回路の出力値を各々反転する第１のインバー
タ（ＩＮ８）及び第２のインバータ（ＩＮ９）と、 上記インバータにより反転された二つの出力値を入力値
として一定レベルの値Ａ＝Ｂを出力するＮＯＲゲート
（２５）とを有し、 上記ＮＯＲゲートの出力値を上記ＮＡＮＤゲート（６）
の制御入力値で帰還されるように構成されて、最上位ア
ドレスビット値ＭＡＢから入力されるデータを比較する
ことを特徴とする直列比較器。 - 【請求項５】 上記ラッチ回路（７０）は、二つのＮＯ
Ｒゲート（２３，２４）から構成されて、ＮＯＲゲート
（１９）の出力値を入力としてラッチされた出力がイン
バータ（ＩＮ９）を介して最上位ビットの大小値Ａ＞Ｂ
を比較することを特徴とする請求項４記載の直列比較
器。 - 【請求項６】 上記ラッチ回路（６０）は、二つのＮＯ
Ｒゲート（２１，２２）から構成されて、ラッチされた
出力値がインバータ（ＩＮ８）を介して最上位ビットの
大小値Ａ＜Ｂを比較することを特徴とする請求項４記載
の直列比較器。
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|---|---|---|---|
| KR1019910014125A KR930010942B1 (ko) | 1991-08-16 | 1991-08-16 | 직렬비교기 |
| KR1991-14125 | 1991-08-16 |
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Patent Citations (1)
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