JPH0391323A - スプリットフェイズ信号の復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はスプリットフェイズ信号の復調回路に関する
。

〔発明の概要〕

この発明は、スプリットフェイズ信号の復調回路におい
て、そのスプリットフェイズ信号をデジタル処理及び多
数決判定することにより、ＩＣ化ができるとともに、精
度の高い復調ができるようにしたものである。

〔従来の技術〕

スプリットフェイズ信号Ｓｓは、原デジタルデータＤｄ
に対して、 Ｄｄ＝”Ｏ”のとき、Ｓｓ−”　０１　”Ｄｄ−”１”
のとき、Ｓｓ−”　１０　”となる信号であり、データ
Ｄｄ　とは、例えば第３図Ａ、Ｂに示すような関係とな
る。

このため、このスプリントフェイズ信号Ｓｓから原デー
タＤｄを復調する復調回路は、例えば第４図のように構
成されている。

すなわち、スプリットフェイズ信号Ｓｓが、端子（１）
からスイッチ回路（３）に供給されるとともに、インバ
ータ（２）を通じてスイッチ回路（３）に供給され、そ
のスイッチ出力がコンデンサ（４）に供給されて積分信
号Ｓｉ　とされる。

この場合、信号Ｓｓを単純に積分すると、その積分出力
Ｓｔは、第３図Ｃのような波形になるが、この復調回路
においては、スイッチ回路（３）が信号Ｓｓに同期して
切り換えられ、同図りに実線で示すように、■タイムス
ロント期間Ｔｓの前半の期間Ｔｆには、端子（１）から
の信号Ｓｓがコンデンサ（４）において積分され、期間
Ｔｓの後半の期間Ｔｂには、インバータ（２）からの反
転信号がコンデンサ（４）において積分されるとともに
、期間Ｔｂの終了時点ごとに、コンデンサ（４）の積分
値が、スイッチ回路（５）により放電（クリア）される
。

したがって、コンデンサ（４）からは、同図りに示すよ
うな積分信号Ｓｉが取り出される。

そして、この信号Ｓ１が、波形整形回路（６）に供給さ
れ、端子（７）に同図Ｅに示すように、もとのデジタル
データＤｒｌが復調されて取り出される。

（発明が解決しようとする課題〕 ところが、上述の復調回路においては、信号処理がアナ
ログ処理であるのに対し、スイッチ回路（３Ｌ　（５）
の制御信号（図示せず）の形成、あるいは復調されたデ
ータＤｄの処理は、デジタル処理となるので、この復調
回路をＩＣ化すると、アナログ・デジタル混成ＩＣとな
り、ＩＣ化に不利である。

この発明は、このような問題点を解決しようとするもの
である。

〔課題を解決するための手段］ このため、この発明においては、入力されたスプリント
フェイズ信号をＡ／Ｄ変換するＡ／Ｄコンハークと、こ
のＡ／Ｄコンバークの出力ヲ、上記スプリットフェイズ
信号の１タイムスロット期間ごとに、加減算する加減算
回路と、この加減算回路の加減算結果を、」二記１タイ
ムスロット期間ごとに判定する判定回路とを有し、上記
加減算回路は、上記１タイムスロット期間のうちの前半
の期間及び後半の期間に、上記Ａ／Ｄコンバークの出力
の加算と、減算との一方及び他方を行い、上記判定回路
から上記スプリントフェイズ信号の復調出力を取り出す
ようにしたスプリントフェイズ信号の復調回路とするも
のである。

〔作用〕

すべての信号処理がデジタル処理により行われるととも
に、多数決判定により原データＤｄの復調が行われる。

〔実施例〕

第１図において、鎖線で囲った回路（１３）〜（２２）
及びその動作は、■チップマイコン及びそのソフトウェ
アにより実現されるものであり、これを、この図におい
ては、回路（１３）〜（２２）として機能的に表現して
いるものである。

そして、スプリットフェイズ信号Ｓｓが、端子（１１）
ｔ−通してＡ／Ｄコンバータ（１２）に供給されるとと
もに、Ｐ　Ｌ　Ｌ　（２１）に供給されて第２図Ｃに示
すように（同図Ａ、Ｂは第３図Ａ、Ｂと同じ）、信号Ｓ
ｓの例えば８倍の周波数で、かつ、信号Ｓｓに同期した
クロックＣＫが形成され、このクロックＧＫがコンバー
タ（１２）に供給されて信号Ｓｓはその８倍の周波数で
、かつ、１サンプルが例えば４ビツトのデジタル信号Ｓ
ｄに変換される。

そして、この信号Ｓｄが、加減算回路（１３）に供給さ
れるとともに、Ｐ　Ｌ　Ｌ　（２１）からのクロックＣ
Ｋが加減算回路（１３）にその加減算のタイミング用に
供給される。

また、端子（１１）からの信号Ｓｓと、クロックＧＫと
がタイ≧ング信号形成回路（２２）に供給されて形成回
路（２２）からは、同図りに示すように、期間Ｔｓの開
始時点ごとにクリアパルスＰｃが出力され、このパルス
Ｐｃが加減算回路（１３）に供給されて加減算回路（１
３）は、期間Ｔｓの開始時点ごとに「０」にクリアされ
る。

さらに、形成回路（２２）からは第２図Ｅに示すように
、期間Ｔｓの前半の期間Ｔｆには“１゛となり、後半の
期間Ｔｂには“Ｏ“となる信号Ｓｐが取り出され、この
信号Ｓｐが加減算回路（１３）にその加算または減算の
制御信号として供給される。

こうして、加減算回路（１３）においては、期間Ｔｓの
開始時点ごとに、それまでの加減算結果が「０」にクリ
アされ、続いて、期間Ｔｆにはその期間Ｔｆにおける信
号Ｓｄが、「０」に対して順に加算（積算）され、期間
Ｔｂにはその期間Ｔｂにおける信号Ｓｄがそれまでの加
減算結果から順に減算される。

そして、この場合、信号Ｓｓは、その８倍の周波数で信
号ＳｄにＡ／Ｄ変換されているので、任意のタイムスロ
ット期間Ｔｓにおける信号Ｓｄの各値を、山〜Ｄ８とず
れば、値Ｄ１〜Ｄ４は、２υｊ間Ｔｆにおける信号Ｓｓ
の４サンプルのレヘル（瞬時値）をそれぞれ示し、値Ｄ
５〜ＤＩ＋は、期間Ｔｂにおける信号Ｓｓの４す°ンブ
ルのレヘルをそれぞれ示していることになる。

そして、ｎ番目のタイムスロット期間における加減算回
路（１３）の加減算値を値Ｄｎとすれば、加減算回路（
１３）においては、期間Ｔｓの開始時点に値Ｄｎは「０
」にクリアされ、期間Ｔｆには値り。

〜Ｄ、のカロ算が行われ、期間Ｔｂにば植り、〜Ｄ８の
減算が行われるので、期間Ｔｓの終了時点には、値Ｄｎ
は、 Ｄｎ＝Ｄ＋＋Ｄｚ＋Ｄ３＋Ｄｎ ＤＳ　　Ｄ６　　Ｄ？　　Ｄ。

となる。

そして、この場合、 Ｄｄ−’“０“のとき、Ｄ　Ｉ−Ｄ　ｓ　＜　ＯＤ、〜
Ｄ８〉０ Ｄｄ−’“ｌ”のとき、Ｄ１〜Ｄ４〉ＯＤ、〜Ｄ８〈０ であるから、 Ｄｄ−”Ｏ”のとき、Ｄｎ＜０ Ｄｄ−”１′”のとき、Ｄｎ＞０ となる。

この場合、端子（１１）に供給されたスプリットフェイ
ズ信号Ｓｓが、前段までの伝送特性などにより波形がな
まっていたり、ノイズが含まれていたりすると、値り、
〜Ｄｏに誤差が含まれるが、値Ｄｎにおいては、値り、
〜Ｄ８により多数決を取っていることになるので、その
ような誤差は熟視できることになる。

そこで、形成回路（２２）から減算回路（１３）に制御
信号が供給されて次のクリアパルスＰｃの直＋ｉｉＴに
おける加減算回路（１３）の値Ｄｎが取り出され、この
イ直Ｄｎが判定回路（１４）に（Ｊｊ給される。

そして、この判定回路（１４）において、値Ｄｎの正μ
が判定され、データＤｄが端子（１５）に取り出される
。

〔発明の効果〕

こうして、この発明によれば、スプリットフェイズ信号
ＳｓからのもとのデジタルデータＤｄを復調することが
できるが、この場合、特にこの発明によれば、すべての
信号処理をデジタル処理しているので、この復調回路を
ＩＣ化するとき、アナログ・デジタル混成ＴＣとはなら
ず、デジタルＩＣとなり、ＩＣ化に有利である。

しかも、上述のように■チップマイコンの一部で実現で
きるので、コストダウンができる。

また、実際には、端子（１１）に供給されるスプリット
フェイズ信号Ｓｓは、前段までの伝送特性などにより波
形がなまっていたり、ノイズが含まれていたりするが、
そのようなスプリットフェイズ信号Ｓｓであっても、信
号Ｓｓの１サイクルに対してサンプリング点の数及びサ
ンプリング時の量子化ビット数を任意に設定でき、多数
決判定により値Ｄｎの正負を判定して原データＤｄを復
調しているので、精度の高い復調ができる。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第４図はそ
の説明のための図である。 （１２）はＡ／Ｄコンバータ、（１３）は加減算回路、
（１４）は検出回路、（２１）はＰ　Ｌ　Ｌ、（２２）
はタイξング信号形成回路、 Ｄｄ は原デジタルデーク、 ｓ はスプリッＩ・フェイズ信号である。 代 理 人 松 隈 秀 盛 璽　ＣＱ’（ｕ　　　（Ｌ Ｑ　　（１）　　　（Ｊ　　　へ　　の嘴お工Ｃ目二一

Claims (1)

1. 【特許請求の範囲】 入力されたスプリットフェイズ信号をＡ／Ｄ変換するＡ
   ／Ｄコンバータと、 このＡ／Ｄコンバータの出力を、上記スプリットフェイ
   ズ信号の１タイムスロット期間ごとに、加減算する加減
   算回路と、 この加減算回路の加減算結果を、上記１タイムスロット
   期間ごとに判定する判定回路とを有し、上記加減算回路
   は、上記１タイムスロット期間のうちの前半の期間及び
   後半の期間に、上記Ａ／Ｄコンバータの出力の加算と、
   減算との一方及び他方を行い、 上記判定回路から上記スプリットフェイズ信号の復調出
   力を取り出す ようにしたスプリットフェイズ信号の復調回路。