JPH0392813U - - Google Patents

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JPH0392813U
JPH0392813U JP195290U JP195290U JPH0392813U JP H0392813 U JPH0392813 U JP H0392813U JP 195290 U JP195290 U JP 195290U JP 195290 U JP195290 U JP 195290U JP H0392813 U JPH0392813 U JP H0392813U
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Japan
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latch
waveform
control signal
address
data
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JP195290U
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【図面の簡単な説明】
第1図は本考案に係る複数チヤネル波形発生器
の一実施例を示す要部構成図、第2図および第3
図は動作を説明するためのタイムチヤート、第4
図は本考案の改良案の構成図、第5図はパラメー
タ同時設定を説明するための図、第6図は従来の
複数チヤネル波形発生器の一例を示す要部構成図
である。 1……CPU、10a……アドレスバスバツフ
ア、12a……データバスバツフア、11……ア
ドレスデコーダ、20……ラツチ群、41……ゲ
ート。

Claims (1)

  1. 【実用新案登録請求の範囲】 定義式に基づいて求めた複数チヤネルの波形デ
    ータをそれぞれ波形メモリに格納しておき、これ
    を順次読み出してアナログ変換し、複数チヤネル
    のアナログ波形として出力する機能を有すると共
    に、出力波形の条件を決める波形パラメータを全
    チヤネル同時に設定する機能を有する複数チヤネ
    ル波形発生器において、 各チヤネルごとに、CPUから与えられる制御
    信号がLOWレベルのときはバツフアとして働き
    制御信号がHIGHレベルのときはLOWレベル
    からHIGHレベルに変わる間に入力されていた
    アドレスをラツチするラツチとして働く通過型ラ
    ツチのアドレスバスバツフアと、CPUから与え
    られる制御信号がLOWレベルのときはバツフア
    として働き制御信号がHIGHレベルのときはL
    OWレベルからHIGHレベルに変わる間に入力
    されていたデータをラツチするラツチとして働く
    通過型ラツチのデータバスバツフアと、前記アド
    レスバスバツフアの出力をデコードするアドレス
    デコーダと、複数個のラツチで構成され前記デー
    タバスバツフアの出力データをそれぞれラツチす
    るラツチ群と、前記アドレスバスバツフアの出力
    アドレスをデコードし前記ラツチ群の各ラツチの
    書き込み信号を生成するアドレスデコーダと、C
    PUから与えられる通常の書き込み信号WRLと
    全チヤネル共通書き込み用のストローブ信号ST
    RBLのいずれか一方がアクテイブのとき前記ア
    ドレスデコーダを作動させる制御信号を生成する
    ゲートを具備し、 前記制御信号を制御して全チヤネルの波形パラ
    メータ設定が非同時または同時に行なわれるよう
    に構成したことを特徴とする複数チヤネル波形発
    生器。
JP195290U 1990-01-12 1990-01-12 Pending JPH0392813U (ja)

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