JPH0395656A - ビット幅可変情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はディジタル情報処理の記憶装置および通信制御
装置に係るビット幅可変情報処理装置に関する。

（従来の技術） 近年、３２ビットや６４ビットのデータバス幅を持つマ
イクロプロセッサの出現に伴い、データバスのビット幅
の異なるプロセッサ間で、ビット幅変換を行うケースが
増えてきた。これらの高速なプロセッサにデータを枯渇
させることなく供給することはその高い能力を生かすた
めには重要であり、このため効率のよいビット幅変換方
式が望まれる。

複数のバスマスターがデータをやりとりするシステムに
おいて、バスマスターのビット幅が異なる場合、従来は
次に示す２つの方法をとっていた。

第一の方法は、ビット幅の大きいバスマスターのビット
幅を変化させることができる場合、データバスのビット
幅をビット幅の小さい方に合わせて使用する方法である
。この場合、構成は簡単であるが、ビット幅の大きいバ
スマスターの性能がダウンする。

第二の方法は、データバスのビット幅をビット幅の大き
い方に合わせて使用する方法である。この場合小さいビ
ット幅のバスマスターからのアクセス時には、一旦ビッ
ト幅の大きいバッファ記憶にデータを書き込んでから読
み書きを行う。このためアクセスにかかるサイクルタイ
ムが増加する。

またビット幅の小さいバスマスターがローカルメモリを
持っていて、ビット幅の大きい側のメモリとの間での転
送をこの方法で行う際、ビット幅の小さいバスマスター
は大きいバスマスターより高速にアドレスを更新しなけ
れば、ビット幅の大きいバスの転送能力を生かしきれな
くなる。

（発明が解決しようとする課題） 以上のように、複数のバスマスターが通信するシステム
において、バスマスターのビット幅が異なる場合、転送
速度がビット幅の小さいパスマスターによって制約を受
けていた。

そこで、本発明ではバスマスターのビット幅に差がある
ために転送速度が制約を受けるということを防止する装
置を提供することを目的とする。

［発明の構或］ （課題を解決するための手段） 複数個のメモリバンクと、アクセス際を持っているバス
マスターにビット幅の大きさに応じて前記メモリバンク
間の切断をするバス切断機構と、アドレスの値とビット
幅の大きさに対応したメモリブロックを選択するデコー
ダを具備することによりビット幅可変の記憶装置を構成
する。

また、ビット幅の小さいバスマスターのローカルメモリ
としてこのようなビット幅可変記憶装置を持ち、ビット
幅の小さいバスマスターからのアドレスを用いてビット
幅の大きいバスとの転送を行うシステムにおいて、第ｌ
の方法としては、ビット幅の小さいバスマスターからの
アドレスを変換して各メモリバンクに供給するアドレス
変換機構を具備させる。

第２の方法としては、ビット幅の小さいバスマスターに
自身のデータバス幅より大きなワードに対応するアドレ
ス発生装置を具備させる。

（作　　用） 複数のメモリバンクがデータバスに接続してあり、それ
らのメモリバンクの間にはバス切断機構が配置されてお
り、複数のバスマスターがメモリアクセスする際の競合
は調停回路によって調停され、常に１つのバスマスター
にのみアクセス雇が与えられているとする。

アクセス権を持っているバスマスターのビット幅が小さ
い場合、バス切断機構を接続状態にする。

そして、アドレスの値に対応した１つのメモリバンクが
デコーダによって選択させると、小さいビット幅のメモ
リとして動作する。

一方、アクセス権を持っているバスマスターのビット幅
が大きい場合、バス切断機構を切断状態にする。そして
、アドレスの値に対応した複数のメモリバンクをデコー
ダによって選択させると、大きいビット幅のメモリとし
て動作する。

次に、ビット幅の小さいバスマスターのローカルメモリ
としてビット幅可変記憶装置を持ち、ビット幅の小さい
バスマスターからのアドレスを用いてビット幅の大きい
バスとの転送を行うシステムについて考える。

ビット幅の小さいバスマスターがＤ　Ｍ　Ａコントロー
ラを持っている場合、既存のＤ　Ｍ　Ａコントローラは
そのデータバスのビット幅を１ワードとしてワード毎に
アドレスをインクリメントする機能は持つが、それ以上
のビット幅を１ワードとしてアドレスを出すことを想定
していない。ゆえにビット幅の小さいＤＭＡコントロー
ラーからのアドレスを直接、ビット幅可変記憶装置への
大きいビット幅用のアドレスとすることはできない。ア
ドレス変換機構はビット幅の小さいＤＭＡコントローラ
ーからのアドレスを、大きいビット幅用のアドレスに変
換して各メモリバンクに供給する。ここで、ビット幅可
変記憶装置を大きいビット幅でアクセスできる状態にし
ておけば、そのビット幅を１ワードとするワード毎の連
続転送が可能になる。

一方、ＤＭＡコントローラ自身に、はじめからビット幅
可変記憶装置によりビット幅が拡大することを想定して
、自身のデータバス幅より大きなワードを１ワードとし
てアドレスを更新できるアドレス発生装置を具備させて
おけば、上記のようなアドレス変換機構を追加しなくと
も大きなビット幅を１ワードとしてワード毎の転送がで
きる。

（実施例） 以下、本発明の実施例を説明する。第１図は本発明の一
実施例に係る記憶装置の構成を示す図である。図示のよ
うにこの実施例では、メモリバンクを二つ持ち、その間
を１つのバストランシーバーを介して接続する。第一の
メモリバンクのデタバスは直接８ビットプロセッサ、１
６ビットプロセッサに導かれ、第二のメモリバンクのデ
ータバスは８ビットプロセッサに対してはバストランシ
ーバーを介して接続されることになる。このバストラン
シーバーはアクセス権を持つバスマスターが８ビットプ
ロセッサであり第二のメモリバンクに対応するアドレス
をアクセスする時のみデコーダによりイネーブル状態と
される。このようになっていると、各プロセッサは調停
回路によりメモリのアクセスを許可されているならば、
ビット幅が変動していることを意識することなく、メモ
リをアクセスできる。この場合ビット幅を変換するオー
バーヘッドは無視できる。

第２図はアドレス変換機構を持つビット幅可変記憶装置
の一実施例を示す図である。ここでは第１図のビット幅
可変記憶装置を８ビットプロセッサのローカルメモリと
し、１６ビット側のデータバスには１６ビット幅のロー
カルメモリを持つ１６ビットプロセッサを接続し、これ
らのローカルメモリ間で同期を取りながらデータを転送
する場合について考える。

８ビットプロセッサに内蔵されるＤ　Ｍ　Ａコントロー
ラが発生するアドレスをアドレス変換機構で変換した−
アドレスをもとに、８ビットプロセッサのローカルメモ
リは１６ビット側のデータバス上のデータを読み書きす
る。第３図はアドレス変換機構の一実施例のハードウェ
ア部分の構成を示したものである。この例では２人力１
出力のセレクタを用いてＤＭＡがアクセス権を取った時
にアドレスを１ビット左にシフトする。

既存の８ビット幅のＤＭＡコントローラーはアドレスを
１刻みで更新する。ところが１６ビット幅で転送する時
は２刻みで更新しなければならない。そこでまずＤＭＡ
コントローラーの初期化プログラムにおいて先頭アドレ
スをセットする際に１ビット右にシフトした値をセット
する。ＤＭＡコントローラーはこのアドレスを１刻みで
更新するが、アドレス変換装置で１ビット左シフトされ
るので、メモリには２刻みで更新されるアドレスが供給
される。

上記のＤ　Ｍ　Ａコントローラに既存のものを用いずに
、２刻みでアドレスを更新することのできるカウンタを
採用した８ビットＤＭＡコントローラに置き換えるなら
ば、８ビットＣＰＵと直結したままで、ソフトウエアに
よる右シフトと外付けハードウエアによる左シフトが不
要になる。

以上の実施例では８ビットと１６ビットの変換について
示したが、バス切断機構の個数や、シフトの回数を変え
ることによって様々なビット幅変換に応用できる。

［発明の効果コ 以上のように本発明を用いるならばビット幅に差がある
バスマスター間での通信に於けるビット幅変換のオーバ
ーヘッドを排除することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る記憶装置の構成を示す
図、第２図はアドレス変換機構を持つビット幅可変記憶
装置の一実施例を示す図、第３図はアドレス変換機構の
一実施例のノ＼−ドウエア部分の構成を示す図である。 １１、１２・・・メモリバンク、１３・・・バス切断機
構、１４・・・デコーダ、２３・・・アドレス変換機構
。

Claims (3)

【特許請求の範囲】
1. （１）複数個のメモリバンクと、ビット幅の種類に応じ
   て前記メモリバンク間の切断をするバス切断手段と、ア
   ドレスの値とビット幅の種類に対応した前記メモリバン
   クを選択するデコーダとを具備することを特徴とするビ
   ット幅可変情報処理装置。
2. （２）バスマスターからのアドレスを変換して前記メモ
   リバンクに供給するアドレス変換手段を更に具備するこ
   とを特徴とする請求項１記載のビット幅可変情報処理装
   置。
3. （３）前記バスマスターに直接接続され、該バスマスタ
   ーのデータバス幅より大きなワードに対応するアドレス
   発生手段を前記アドレス変換手段に代えて具備すること
   を特徴とする請求項２記載のビット幅可変情報処理装置
   。