JPH0399463A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 改良された電源配線構造を有する半導体集積回路装置に
関し、 電源配線の１部をバルク内部を介して配線することによ
り、配線層内の電源配線を減らして、自動配線時の配線
禁止領域を減少することのできる半導体集積回路装置を
提供することを目的とし、第１導電型の低抵抗率半導体
基板と、その上に形成された第１導電型の高抵抗率半導
体層と、さらにその上に形成された逆導電型の半導体活
性層とを含み、該半導体活性層に複数の半導体素子を形
成した半導体集積回路装置であって、該半導体基板と該
高抵抗率半導体層とを合せた第１導電型領域内に選択的
に配置された逆導電型の埋込み領域と、該半導体活性層
表面から該埋込み領域へ到達する導電性接続領域とを含
むように構成する。

［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特に改良された電
源配線構造を有する半導体集積回路装置に関する。

半導体集積回路装置においては、−殻内に、各構成要素
に所定の電圧ないし電流を供給するための電源配線と、
各構成要素へ及び各構成要素から電気信号を伝送するた
めの信号配線が設けられている。たとえばゲートアレイ
装置においては、半導体チップ上に多数のマクロセル領
域が配置され、各マクロセル領域に所定数の電源配線が
分配される。

近年のコンピュータシステムの高速化、小型化の要求に
伴い、ＬＳＩの高集積化が要求されている。このため、
多層配線技術を利用し、基板表面（１層目）では配線領
域を少くしてマクロセル領域を増す技術が望まれている
。たとえば、ある種の電源配線は２層目以降で行い、１
層目のチャネル領域の面積を少くしたゲートアレイ等が
提供されている。自動配線においては、２層目において
、電源配線等に使用した領域を禁止領域とし、残りの領
域で配線を行う、さらに高集積化が進むと、電源配線が
さらに増加し、禁止領域がさらに増大する。このため、
チップ全体のチャネル領域が不足する。そこで、チャネ
ル領域の拡大、つまり配線禁止領域の削減を行うことが
望ましい。

［従来の技術］ 第２図に従来の技術の１例を示す、半導体基板上に第１
層配線層５１、第２Ｎ配線層５２が配置されている。こ
こで、右側の電源配線５３と左側の電源配線５４を接続
する場合を考える。

電源配線５３と５４との間には、他の配線５５．５６が
存在し、同じ第１層内においては電源配線５３．５４を
接続することができない、このような場合、電源配線５
３．５４の上に層間接続部材５７．５８を形成し、電源
配線５３．５４をそれぞれ第２層５２上に延長する。第
２層５２上において、第２層配線５９を設け、層間接続
部材５７．５８を相互に接続する。このようにして、電
源配線５３と５４は第２層配線５９を介して互いに接続
される。

このような配線を行った場合、第２層の電源配線５９の
周囲には禁止領域６０が形成される。すなわち、禁止領
域６０内は自動配線では使用できない領域となる。

第３図（Ａ）、（Ｂ）は本出願人の出願にかかる従来の
技術の他の例である。第３図（Ａ）は断面図、第３図（
Ｂ）は平面図である。

第３図（Ａ＞に示すように、ｐ＋型Ｓｉ基板６１の上に
高抵抗率のＰ−型エピタキシャル層う６２が形成される
。このｐ−型エピタキシャル層６２の表面に選択的にｎ
＋型埋込み領域６３が形成され、その上にｎ型エピタキ
シャル層６４が形成される。このｎ型エピタキシャル層
６４がバイポーラトランジスタ等の半導体素子を形成す
べき活性層となる。ここで、ｐ−型エピタキシャル層６
２を貫通して低抵抗率のＰ＋型接続領域６６が形成され
、ｎ型エピタキシャル層６４を貫通してＰ＋型接続領域
６７が形成されている。すなわち、ｐ＋型Ｓｉ基板６１
がＰ＋型接続領域６６．６７を介してチップ上面に電気
的に導出されている。基板裏面上に電極７３、チップ表
面のｐ十型接続領域６７上に電ｆ！７４が形成される。

この電極７３に最も負の電源電位を与える。この電源電
位はｐ型領域を介して上面の電極７４に供給される０図
面中、右方には活性層６４内にｎｐｎ型バイポーラトラ
ンジスタ梢造が形成されている。すなわち、ｎ＋型埋込
み領域６３をサブコレクタとし、ｎ型活性層中にｐ型ベ
ース領域７０、ｐ型ベース領域７０中にｎ十型エミッタ
領域７１が形成され、表面からｎ十型サブコレクタ領域
６３に到達するコレクタ引出し領域６９が形成されてい
る。

基板裏面から表面に導出された電源型４［！７４とエミ
ッタ領ｋＩＵ７１とを結ぶことにより、エミッタ領域７
１に最も負の電源電位を与えることができる。なお、図
示の場合、ｎ型エピタキシャル層６４の所定領域にはｐ
十型分離領域６８が形成され、素子間分離を行っている
。

第３図（Ａ）に示した基板裏面から表面へ電源を導出す
る電極７４は、第３図（Ｂ）に示すように半導体チップ
中に分布して配置される。

第３図（Ｂ）において、ＩＣパッケージ７６にはステー
ジ７７が設けられており、ステージ７７の表面上にはパ
ッケージのリード８２と接続するメタライゼーション層
７８が形成されている。このメタライゼーション層７８
にＩＣチップの裏面電ｔｆ！７３が接続される。ＩＣチ
ップ上の他のポンディングパッドはＩＣＣバラゲージリ
ード８１．８３と互いにワイヤボンディングされる。な
お、ＩＣリード８３は他の電源電圧のリードであり、リ
ード８１は信号リードである。

半導体チップ中央部に示された矩形状小頭域７４は第３
図（Ａ）に例示した電源電極である。

このように、従来の半導体集積回路装置においては、電
源配線は全て半導体チップ表面で行われるか、またはそ
の１種類がチップ背面から表面に供給されている。たと
えば、Ｅ　ＣＬ　（ｅｌｌｉｔｔｅｒ−Ｃ０ｕｐｌｅｄ
　Ｉｏａｉｃ　）の場合、電源電圧として最も正のＶＣ
Ｃ１最も負ノ■ＥＥ、中間ノＶＣ５，ＶＲＥＦ等が用い
られる。これらの電源配線の数が増加すると、電源配線
領域が増加し、自動配線時の配線禁止領域が増加せざる
を得ない。

［発明が解決しようとする課題］ 以上述べたように、従来の技術によれば、集積度の向上
した半導体装置において、自動配線を行う場合、配線数
の増大と、配線禁止領域との増大とにより配線ができな
い、または配線が長くなるという問題が生じていた。

本発明の目的は、電源配線の１部をバルク内部を介して
配線することにより、配線層内の電源配線を減らして、
自動配線時の配線禁止領域を減少することのできる半導
体集積回路装置を提供することである。

本発明の他の目的は、自動配線の際、迂回する配線の数
を減少させ、迂回する距離を減少させることによって、
配線遅延時間を小さくすることを可能とする半導体集積
回路装置を提供することである。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。第１図において、
第１導電型（たとえばｐ型）の低抵抗率半導体基板１の
上に同し第１導電型の高抵抗率半導体層２が形成されて
いる。この上に逆導電型の半導体活性層３が形成され、
種々の半導体素子をその内に形成する。半導体基板１と
高抵抗率半導体層２とを含む１導電型領域４の内に逆導
電型の埋込み領域５が形成され、表面からこの逆導電型
埋込み領域に到達する導電性接続領域６．７が形成され
る。この導電性接続領域６．７の上端は、電源配線８．
９に接続される。逆導電型埋込み領域５の上部には、た
とえばバイポーラトランジスタ等の半導体素子を形成す
ることができる。電源配線８．９の間には、たとえば他
の配線１１が存在し、同一面上で電源配線８．９を直接
接続することができない。

［作用］ 第１図に示したように、その間に他の配線１１等が存在
して直接接続することができない電源配線８．９は、従
来は第２層の配線を利用することによって接続していた
。

第１図の構成においては、第２層を使用することなく、
電源配線８．９を接続領域６．７を利用して半導体バル
ク内に埋め、埋込み領域５を介して接続する。このため
、第２層において禁止領域が増大することがない。

基板から電源の少なくとも１つを表面上に取出す型の半
導体集積回路においては、基板は低抵抗率の半導体で構
成される。バイポーラトランジスタのサブコレクタ等の
埋込み領域と基板との間の耐圧等を向上するため、低抵
抗率基板の上には基板と同導電型で高抵抗率の半導体層
２が設けられる、この１導電型の半導体領域１．２は電
源配線の１部を構成する以外は電気的には利用されてい
なかった。この内に、逆導電型の埋込み領域５を配置し
て、他の電源配線として利用することにより、基板の有
効利用が図れ、第２層の配線を減少することができる。

［実施例］ 第４図（Ａ）、（Ｂ）は本発明の実施例による半導体集
積回路装置を示す。

第４図（Ａ）は実現する回路の１例としてＥＣＬの２人
カオア回路を示す、２つの入力バイポーラトランジスタ
ＴＩ　、Ｔ２が並列に接続され、他のバイポーラトラン
ジスタＴ３と差動アンプを構成している。入力トランジ
スタＴ１、Ｔ２のベースには入力信号ＩＡ、１Ｂが印加
され、トランジスタＴ３のベースには基準電圧ＶＲＥＦ
が印加される。！ｌた、定電流源を形成するトランジス
タＴ６のベースには他の基準電圧ｖＣ３が印加される。

これらのトランジスタは、図示のように、抵抗Ｒ１、Ｒ
２、Ｒ３を介して電源電圧ＶＣＣ，ＶＥＥに接続される
。また、この差動増幅器の出力電圧はトランジスタＴ４
、Ｔ５のベースに印加される。これらのトランジスタＴ
４　、Ｔ５は抵抗Ｒ４、Ｒ５と直列に接続され、電源電
圧ＶＣＣ，ＶＥＥとの間に接続される。

第４図（Ｂ）は第４図（Ａ）の回路の１部を実現する構
造の断面図を示す、ｐ＋シリコン基板１の上に埋込み領
域をなるｎ十領域５が形成され、その上にｐ−型シリコ
ンエピタキシャル層２が成長されている。その上にサブ
コレクタとなるｎ＋型埋込み領域１３が形成され、ｎ−
型エピタキシャル層３が形成される。なお、ｐ−型エピ
タキシャル層２を貫通してＰ十型接続領域２７、ｎ−型
エピタキシャル層３を貫通してＰ十接続領域２８が形成
されている。

また、表面からｎ十型サブコレクタ領域１３に到達する
ｎ十型コレクタ引出し領域１４が形成される。これらの
積層構造に、誘電分離領域２１が形成され、その内に素
子領域を画定する０分離領域２１はＳｉ０２等の絶縁膜
２２とその中に充填したノンドープ多結晶Ｓｉ領域を含
む、素子領域内には、図示の場合、バイポーラトランジ
スタが形成される。すなわち、ｎ−型エピタキシャル層
３の内にＰ型ベース領域１５が形成され、その内にさら
にｎ型エミッタ領域１７が形成される。なお、ｐ型ベー
ス領域１５は多結晶外部ベース引出し領域１６からの拡
散によって、その外部ベース領域が形成される。同様に
エミッタ領域１７はその上に形成された多結晶領域１８
からの不純物拡散によって形成される。また、コレクタ
引出し領域１４の上にも不純物ドープ多結晶領域が形成
されている。これらの多結晶領域の上にそれぞれアルミ
ニウムで形成されたエミッタ電極３３、ベース電極３４
、コレクタ電極３５が形成されている。また、このトラ
ンジスタの側方には、配線１１が延在している。また、
トランジスタの他の側には、ｐ中型基板１に到達するｐ
十型接続領域２７及び２８によって、電源端子が基板裏
面から表面に導出されている。ｐ十型接続領域２８の表
面上には、多結晶領域２９を介して電源電極３０が形成
されている。また、基板裏面には他の電源電極３１が全
面に形成されている。

ここで、図面右側にある電源配置１８を図面左側の電源
配線９に接続するとする。基板表面上において、これら
の電源配線を接続することは、中間の諸横遣のために不
可能である。従来は、このような場合、電源配線を一旦
第２層に上げ、第２層で諸構造上を通過させ、再び第２
層から第１層に下げることによって電源配線を行ってい
た。

本実施例の場合は、右側の電源配線８の下に不純物をド
ープした多結晶領域２６．７が配置され、ｐ十型シリコ
ン基板１とｐ−型エピタキシャル層２の間に形成された
ｎ十型埋込み領域に接続している。　ｎ十型多結晶Ｓｉ
の接続領域７の側面は８０２等の絶縁ＷＡ２５によって
周囲と絶縁されている。この絶縁膜は少なくともｎ−型
エピタキシャル層３をカバーする領域において設ける必
要がある。

なお、分離領域を形成するトレンチはその側面及び底面
が絶縁膜２２で覆われているが、接続領域の周囲の絶縁
膜２５は接続領域の底面には設けられず、ｎ十型多結晶
Ｓｉ接続領域７とｎ＋型埋込み領域５との接続を可能と
する。このようにして、−旦基板内に下ろされた電源配
線は、基板内を通過して図面左方にある接続領域６に接
続される。

接続領域６は接続領域７と同様の構造を有する。

すなわち、穴部の側面に絶縁膜２５が設けられ、その内
を不純物をドープした多結晶シリコンが充填しである。

この接続領域６の上面には、多結晶シリコン膜２６が形
成され、さらにアルミニウム等の電源配線９が形成され
ている。なお、基板裏面から表面へ電源を導出するため
の接続領域２７は、埋込み領域６の後方で基板１と接続
している。

なお、バイポーラトランジスタを誘電分離する場合を示
したが、ｐｎ分離等他の分離方法を用いてもよい、接続
領域６．７もチップ表面と埋込み領域とを接続するもの
であれば、絶縁物で覆った多結晶領域以外のどんな構造
でもよい。

第４図（Ｂ）に示すような、基板内の配線５．６．７は
基板表面上には何の影響も与えない、従って、他の配線
用の配線領域を拡大することができる。

また、埋込み領域５は基板及びその上のエピタキシャル
層とｐｎ接合を形成する。基板は最も負の電源電位を与
えられているのでｐｎ接合は逆バイアスされる。基板と
埋込み領域の間にはｐ＋ｎ＋接合を形成されるので、こ
の配線は比較的高い付随容量を有する。この配線を電源
配線として用いる場合には、電位が変動しないので、付
随容量は回答悪影響を与えないのみでなく、外乱に対し
ては電源電圧を安定化する役割を果たす。

また、埋込み領域５は活性層３より下に配置されるので
、活性層３にはバイポーラトランジスタ等の半導体素子
を形成し、その下に配線を配置することもできる。

以上実施例に沿って説明したが、本発明はこれらに限定
されるものではない、たとえば、種々の変更、改良、組
み合わせ等が可能なことは当業者に自明であろう。

［発明の効果］ 以上説明したように、本発明によれば、半導体チップ内
部に配線を形成することができるため、チップ面上の面
積利用率を向上させることができる。

自動配線の場合、配線禁止領域を少くすることができる
ため、自動配線の効率を向上することができる。

また、チップ内配線を電源配線に用いることにより、外
乱に対して電源電圧を安定化することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は従来の技術のその１を示す斜視図、第３図（Ａ
）、（Ｂ）は本出願人の他の出願に係わる従来の技術の
その２を示す断面図及び平面図、　第４図（Ａ）、（Ｂ
）は本発明の実施例による半導体集積回路装置示す回路
図及び断面図である。 図において、 ６．７ ８．９ １ ３ ４ ５ ６ ７ ８ １ ２２．２５ ３ ２６．２９ ３０．３１ ３３．３４． １導電型半導体基板 １導電型高抵抗率半導体層 逆導電型半導体活性層 逆導電型埋込み領域 導電性接続領域 電源配線 他の配線 埋込みサブコレクタ領域 コレクタ引出し領域 ベース領域 ベース引出し領域 エミッタ領域 エミッタ引出し領域 分Ｎ領域 絶縁膜 多結晶シリコン領域 導電性多結晶シリコン膜 電源電極 ３５トランジスタの電極 （Ａ）断面図 （８）子画面 ｃｃ 実施例による集積回路装置 第４図（その１）

Claims (2)

【特許請求の範囲】
1. （１）、第１導電型の低抵抗率半導体基板（１）と、そ
   の上に形成された第１導電型の高抵抗率半導体層（２）
   と、さらにその上に形成された逆導電型の半導体活性層
   （３）とを含み、該半導体活性層に複数の半導体素子を
   形成した半導体集積回路装置であって、 該半導体基板（１）と該高抵抗率半導体層
2. （２）とを合せた第１導電型領域（４）内に選択的に配
   置された逆導電型の埋込み領域（５）と、 該半導体活性層（３）表面から該埋込み領域（５）へ到
   達する導電性接続領域（６、７）とを含む半導体集積回
   路装置。 （２）、さらに前記半導体活性層（３）表面から少なく
   とも前記高抵抗率半導体層（２）の表面までの領域にお
   いて前記接続領域（６、７）を取り囲む絶縁物領域を含
   み、 前記埋込み領域（５）は前記半導体基板（１）と前記高
   抵抗率半導体層（２）との間に配置され、前記導電性接
   続領域（６、７）の少なくとも１部は多結晶半導体領域
   で形成されている請求項１記載の半導体集積回路装置。