JPH04100241A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特にＳｏｌ基板を用いる
半導体装置の製造方法に関し。

ベース領域の小さい横型バイポーラトランジスタ及び各
種のゲート電極材料を選べるＭＯ３型電界効果トランジ
スタの提供を目的とし。

ＳＯＩ基板の素子領域全面に一導電型の不純物を導入し
た後、該素子領域の第一の領域に開口部を存する絶縁膜
を形成する工程と、熱処理により該第一の領域から該開
口部空間へ一導電型の不純物を拡散させ、該第一の領域
の一導電型不純物濃度を下げる工程と、前記絶縁膜をマ
スクにして。

該第一の領域に反対導電型の不純物を導入し、該第一の
領域を反対導電型にする工程とを有し９反対導電型の第
一の領域と、その周囲に一導電型の第二の領域を形成す
る半導体装置の製造方法により構成する。

また、前記第一の領域にベースを形成し、前記第二の領
域にエミッタ及びコレクタを形成する半導体装置の製造
方法により構成する。

また、前記第一の領域にチャネルを形成し、前記第二の
領域にソース及びドレインを形成する半導体装置の製造
方法により構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に係り、特にＳＯＩ基板
を用いる半導体装置の製造方法に関する。

Ｓｏｌ構造基板を用いた素子は、動作速度、集積度、耐
放射線性、耐ノイズ性において通常のバルク基板を用い
た素子よりも優れているため、将来の高性能素子として
注目されている。薄いＳｉ層からなる素子領域上に横型
バイポーラトランジスタ、あるいはＭＯ３型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）を形成する場合１次のこと
が要求される。

横型バイポーラトランジスタにおいては、いかにしてベ
ース領域を小さくするかが要求され、このため２セルフ
アライン技術を開発する必要がある。

また、ＭＯＳＦＥＴにおいては、Ｓｉ層の薄膜化に伴う
しきい値の低下を救うため、ゲート電極の仕事関数の制
御が要求されている。さらに、ゲート電極の微細化によ
る抵抗増大を抑制することが要求されている。

このため、多結晶Ｓｉあるいはシリサイド以外のゲート
電極材料の採用が不可欠となっているが。

それを実現するためには、ソース、ドレイン形成後にセ
ルファラインによってゲート電極を形成する技術の開発
が必要である。

〔従来の技術〕

第３図（ａ）〜（Ｃ）は横型バイポーラトランジスタの
従来例を説明するための工程順断面図であり。

１は下地基板、２は素子領域、３は下地酸化膜。

４は絶縁膜、５はベース領域、６はエミッタ領域。

７はコレクタ領域、８はベース電極、９はエミッタ電極
、　１０はコレクタ電極、１８は絶縁膜を表す。

以下に工程の概要を説明する。

まず、素子領域２全面にベースドーパントとして１例え
ば、Ｂ゛をイオン注入する（第３図（ａ）参照）。

ＣＶＤ法によりＳ　ｉ　ＯＨ膜４を被着した後エツチン
グして、エミッタ領域６及びコレクタ領域７を露出させ
、そこに９例えば、Ａｓ”をイオン注入する（第３図（
ｂ）参照）。

ＣＶＤ法により全面にＳ　ｉ　Ｏ，膜１８を被着した後
、電極形成用のコンタクトホールを開け、全面に９例え
ばＡＩをスパッタした後、それをパターニングしてゲー
ト電極８．エミッタ電極９．コレクタ電極１０を形成す
る（第３図（ｃ）参照）。

ところで、この製造方法では、ベース領域５の絶縁膜４
にベース電極８形成のためのコンタクトホールを開ける
ため、マスクの位置合わせが必要となり、ベース領域の
寸法はコンタクトホールの寸法及びマスクの位置合わせ
精度の制限を受けて。

あまり小さく形成することができない。

第４図はＭＯＳＦＥＴの従来例を説明するための断面図
で、ｌは下地基板、２は素子領域、３ば下地酸化膜、４
は絶縁膜、１１はチャネル領域、　１２はソース領域、
１３はドレイン領域、１４はゲート酸化膜、１５はゲー
ト電極を表す。

従来例では、素子領域２の上にゲート酸化膜１４を介し
てゲート電極１５を形成し、そのゲート電極１５をマス
クにしてイオン注入を行い、ゲート電極１５の両側にソ
ース領域１２．　　ドレイン領域１３を形成する。イオ
ン注入後に行うドーパントを電気的に活性化するための
アニールは１通常、８００℃前後で行われる。Ａ１など
の低融点金属は、電気抵抗は極めて小さいが、アニール
時に下地ゲート酸化膜と反応してしまうため、用いるこ
とができない。

さらに、イオン注入時において、ゲート電極の材料がソ
ース領域１２及びドレイン領域１３を汚染することがあ
る。このため、ゲート電極の材料としては融点が高く、
汚染の少ない多結晶Ｓｔあるいはシリサイド以外の材料
は使用されていない。

〔発明が解決しようとする課題〕

従来の５ＯＩ−横型バイポーラトランジスタではベース
領域を小さくすることができず、その結果ゲインが低下
し、Ｓｏｌ構造の利点を発揮することができなかった。

また、従来のＳＯＩ−ＭＯＳＦＥＴでは、ゲート電極の
材料を多結晶Ｓｉあるいはシリサイド以外に選ぶことが
できないため、Ｓｉの薄膜化に伴うしきい値低下および
微細化に伴うゲート抵抗の増大を防ぐことができなかっ
た。

〔課題を解決するための手段〕

上記の課題は、ＳＯＩ基板の素子領域２全面に一導電型
の不純物を導入した後、該素子領域２の第一の領域５，
１１に開口部４ａを有する絶縁膜４を形成する工程と、
熱処理により該第一の領域５゜１１から該開口部４ａ空
間へ一導電型の不純物を拡散させ、該第一の領域５．１
１の一導電型不純物濃度を下げる工程と、前記絶縁膜４
をマスクにして。

該第一の領域５．工１に反対導電型の不純物を導入し、
該第一の領域５，１１を反対導電型にする工程とを有し
２反対導電型の第一の領域５．１１と、その周囲に一導
電型の第二の領域６．　７．１２．１３を形成する半導
体装置の製造方法によって解決される。

また、前記第一の領域５にベースを形成し、前記第二の
領域６．７にエミッタ及びコレクタを形成する半導体装
置の製造方法によって解決される。

また、前記第一の領域１１にチャネルを形成し。

前記第二の領域１２．１３にソース及びドレインを形成
する半導体装置の製造方法によって解決される。

〔作用〕

ＳＯＩ基板の素子領域に反対導電型の第一〇領域と一導
電型の第二の領域を上記のように形成すれば、不純物濃
度の制御された第一の領域と第二の領域をセルファライ
ン的に形成することができるので、微細な素子形成が可
能となる。

また、第一の領域５を小さく形成しておき、その上にセ
ルファラインで電極８を形成すれば、第一の領域をベー
ス領域５．第二の領域をエミッタ領域６及びコレクタ領
域７とする。ベース領域の小さい横型バイポーラトラン
ジスタが得られる。

また、第一の領域をチャネル領域１１とし、第二の領域
をソース領域１２及びドレイン領域１３とすれば、ゲー
ト電極はセルファラインで形成することができ、その時
、ソース領域１２及びドレイン領域１３は絶縁膜４で覆
われているので、ゲート電極材料が入り込むことがなく
、従ってゲート電極材料を任意に選ぶことができる。

〔実施例〕

第１図（ａ）〜（ｆ）は実施例Ｉを示す工程順断面図で
、横型バイポーラトランジスタを製造する例であり、以
下、これらの図を参照しながら説明する。

第１図（ａ）参照 ＳＯＩ基板は下地基板１．下地酸化膜３．素子領域２で
構成される。

素子領域２の厚さは２例えば、５０ｎ−であり。

そこにヒ素イオン（Ａｓ”）を注入する。ドーパント濃
度はＩ　Ｘ　１．　Ｏ！ｏｃｍ−’程度である。

第１図（ｂ）参照 ＣＶＤ法により、素子領域２の上に厚さ３００　ｎｍの
５ｉＯｚの絶縁膜４を形成する。絶縁膜４を島状に加工
した後、その絶縁膜４をマスクにして素子領域２を島状
に加工する。さらに、島状素子領域２の中央部の絶縁膜
４をリソグラフィにより。

幅０．１μｍ程度除去し、開口部４ａを形成する。

第１図（ｃ）参照 不活性ガス中９例えば窒素中で９００℃、１０時間加熱
し、開口部４ａの素子領域２のヒ素を開口部４ａの空間
に外方拡散させ、ヒ素の濃度をベース濃度以下の値１例
えばＩ　Ｑ　１６０．−３以下にする。

第１図（ｄ）参照 絶縁［Ｉ４をマスクにして、開口部４ａから素子領域２
にポロンイオン（Ｂ゛）を注入する。その量はＩ　Ｘ　
１０　”ｃｍ−’程度で、この注入により、ｎ型のベー
ス領域５が形成される。ベース領域５の両側にはｎ型の
エミッタ領域６．ｎ型のコレクタ領域７が形成される。

第１図（ｅ）参照 エミッタ領域６．及びコレクタ領域７上の絶縁膜４にコ
ンタクトホールを形成する。

第１図（ｆ）参照 全面にＡＩをスパッタした後パターニングして。

ベース電極８．エミッタ電極９．コレクタ電極１０を形
成する。

これにより、０．１　μｍ幅のベース領域を持つ横型バ
イポーラトランジスタが得られる。

第２図（ａ）〜（ｄ）は実施例■を示す工程順断面図で
、ＭＯＳＦＥＴを製造する例であり、以下。

これらの図を参照しながら説明する。

第２図（ａ）参照 この図は第１図（ｄ）と同様なので、ここまでの詳しい
工程は省略するが、ポロンイオン（Ｂ゛）の注入量はＩ
　Ｘ　１０　”ｃａｎ−”程度で、この注入により、ｎ
型のチャネルＮｋＲ１１が形成される。チャネル領域１
１０両側にはｎ型のソース領域１２．ｎ型のドレイン領
域１３が形成される。

第２図（ｂ）参照 チャネル領域１１の表面を酸化して、厚さ１５ｎｍ程度
のゲート酸化膜１４を形成する。

第２図（ｃ）参照 ソースＮ域１２．及びドレイン領域１３上の絶縁膜４に
コンタクトホールを形成する。

第２図（ｄ）参照 全面にＡＩをスパッタした後パターニングして２ゲート
電極１５．ソース電極１６．ドレイン電極１７を形成す
る。

これにより、０．１　μｍ幅のチャネル領域を持ち。

ＡＩのゲート電極を持つＭＯＳＦＥＴが得られる。

ＡＩの仕事関数は２通常のｎ゛多結晶Ｓｉと同じである
が、抵抗率は２桁以上小さい。

ゲート電極材料は任意に選ぶことができ１例えば、Ａｕ
等の金属を用いれば、ｎ゛多結晶Ｓｉあるいはシリサイ
ドよりも１桁以上抵抗率を下げることができ、仕事関数
を高めることもできる。

さらに２本実施例によれば、ソース領域１２およびドレ
イン領域１３において、チャネル領域１１に近接する部
分のＡｓ濃度が開口部４ａの影響を受けて低下する。こ
のことによって高濃度のソース領域１２およびドレイン
領域１３とチャネル領域１１の間に中濃度Ａｓ饋域が生
じてＭＯＳＦＥＴのソース・ドレイン間耐圧が向上する
。

また、熱処理によって、開口部４ａ以外の部分では、素
子領域２と絶縁膜４の界面付近にヒ素が集まる傾向があ
るから、これはオーミックコンタクトをとるためには極
めて都合がよい。

〔発明の効果〕

以上説明したように９本発明によれば、横型バイポーラ
トランジスタにおいては、ベースコンタクトホールをベ
ース領域とセルファラインで形成できるため、ベース領
域の微細化が図れる。

また、ＭＯＳＦＥＴにおいては、ゲート電極材料を任意
に選ぶことができるから、ゲート抵抗の低減およびしき
い値の制御が可能となる。

本発明はＳＯＩ構造の利点を発揮させることができると
いう効果を奏し、素子の微細化に寄与するところが大き
い。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は実施例■を示す工程順断面図。 第２図（ａ）〜（ｄ）は実施例■を示す工程順断面図。 第３図（ａ）〜（ｃ）は横型バイポーラトランジスタの
従来例を説明するための工程順断面図。 第４図はＭＯＳＦＥＴの従来例を説明するための断面図 である。 図において。 １は下地基板。 ２は素子Ｍ域 ３は下地酸化膜 ４は絶縁膜でＳｉＯ□膜。 ４ａは開口部。 ５は第１の領域であってベース領域。 ６は第２の領域であってエミッタＮ域。 ７は第２の領域であってコレクタ領域。 ８はベース電極。 ９はエミッタ電極。 １０はコレクタ電極 １１は第１の領域であってチャネル領域１２は第２の領
域であってソース領域。 １３は第２の領域であってドレイン頭載。 １４はゲート酸化膜。 １５はゲート電極。 １６はソース電極。 １７はドレイン電極 １８は絶縁膜であってＳｉｎ、膜 芙売？［Σホナ１４呈順駈而口 第　２　図 突施伊ＩＩΣホＴ工程）憐祈面目 第　１　図 工程順断面図 ＭＯＳＦＥＴの従来例を説明するための断ｉ岡第　４　
囚

Claims (1)

1. 【特許請求の範囲】 〔１〕ＳＯＩ基板の素子領域（２）全面に一導電型の不
   純物を導入した後、該素子領域（２）の第一の領域（５
   、１１）に開口部（４ａ）を有する絶縁膜（４）を形成
   する工程と、 熱処理により該第一の領域（５、１１）から該開口部（
   ４ａ）空間へ一導電型の不純物を拡散させ、該第一の領
   域（５、１１）の一導電型不純物濃度を下げる工程と、 前記絶縁膜（４）をマスクにして、該第一の領域（５、
   １１）に反対導電型の不純物を導入し、該第一の領域（
   ５、１１）を反対導電型にする工程とを有し、反対導電
   型の第一の領域（５、１１）と、その周囲に一導電型の
   第二の領域（６、７、１２、１３）を形成することを特
   徴とする半導体装置の製造方法。 〔２〕前記第一の領域（５）にベースを形成し、前記第
   二の領域（６、７）にエミッタ及びコレクタを形成する
   ことを特徴とする請求項１記載の半導体装置の製造方法
   。 〔３〕前記第一の領域（１１）にチャネルを形成し、前
   記第二の領域（１２、１３）にソース及びドレインを形
   成することを特徴とする請求項１記載の半導体装置の製
   造方法。