JPH04100243A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04100243A JPH04100243A JP21849690A JP21849690A JPH04100243A JP H04100243 A JPH04100243 A JP H04100243A JP 21849690 A JP21849690 A JP 21849690A JP 21849690 A JP21849690 A JP 21849690A JP H04100243 A JPH04100243 A JP H04100243A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ＭＯＳ）ランジスタ等の半導体装置およびそ
の製造方法に関するものである。
の製造方法に関するものである。
ＭＯ５半導体装置がＶ＆細化されるに伴い、ドレイン領
域近傍のチャンネルＮ域に、強電界の部分が出来る。こ
の強電界により、高エネルギー状態の電子（いわゆるホ
ットキャリア）が生ぜしめられるが、これがＭＯ５半導
体装置の電気的特性を悪化させていた。 そこで、ホットキャリアに対処したＬＤＤ構造（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）のＭＯ５半導体
装置が提案されている。 第２図に、そのようなＭＯ５半導体装置の従来の構造お
よびその製造方法を示す、第２ｖ！Ｊにおいて、■はシ
リコン基板（Ｐ型）、２はフィールド酸化膜、３はゲー
ト酸化膜、４はゲート電極、４１は多結晶シリコン配線
、５は低濃度Ｎ型拡散層、６はＣＶＤｄ化Ｉ！Ｉ（ＣＶ
Ｄ ； Ｃｈｓｉｗｊｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）、６−１はサイドウオールスペーサ、７
は高濃度Ｎ型拡散層、８は層間絶縁膜、９はアルミニウ
ム膜、９−１はエツチング残りアルミである。 製造は、第２図（イ）→（ハ）の順に行われるので、こ
の順に説明する。 （１）第２図（イ）の工程 シリコン基板１の表面を酸化して、フィールド酸化膜２
およびゲート酸化Ｍ３を形成する。ついで、多結晶シリ
コンから成るゲート電極４および多結晶シリコン配線４
１を形成する。 ゲート電極４とフィールド酸化膜２をマスクとして、リ
ンをイオン注入することにより低濃度Ｎ型拡散層５を形
成する。 その後、次の工程でサイドウオールスペーサ６−１を形
成する準備として、表面全体にＣＶＤ酸化膜６を着膜す
る。 （２）第２図（ロ）の工程 ＣＶＤ酸化膜６を、異方性ドライエツチングによってエ
ッチバックする。すると、ゲート電極４および多結晶シ
リコン配線４１の側面には、ＣｖＤＨ化Ｍ６の一部が残
って、サイドウオールスペーサ６−１が形成される。ゲ
ート電極４の側面のサイドウオールスペーサ６−１は、
次の工程で高濃度Ｎ型拡散層７を形成する場合のマスク
として用いられる。 ＣＶＤ＃化膜６の膜厚にはバラツキがあるし、異方性ド
ライエンチングのエツチング量も基板上の場所によって
バラツキがある。そのため、エツチングすべきものを完
全にエツチングするためには、前記のエッチバックをど
うしても過剰に行う必要があった。 その結果、フィールド酸化膜２の表面は、やや削られる
ことになる０図中に記したｔは、そのようにして削られ
た厚さを示している。従って、多結晶シリコン配線４１
間の凹部は、深くなる。また、ゲート酸化Ｍ３のうち、
サイドウオールスペーサ６−１より外方にある部分も削
られ、場合によっては、図示するように完全に消失して
しまう。 （３）第２図（ハ）の工程 ゲート電極４とサイドウオールスペーサ６−１およびフ
ィールド酸化膜２をマスクとして砒素をイオン注入し、
高濃度Ｎ型拡散層７を形成する。 その後、層間絶縁膜８を着膜し、その上にアルミニウム
ＷＡ９を着膜する。このアルミニウム膜９をパターニン
グして不用部分を除去することにより、所要の配線を得
る。かくして、Ｐ型シリコン基板ｌ上に形成された各半
導体装置は、所望の如く電気的に接続される。 なお、このような半導体装置およびその製造方法に関す
る従来の文献としては、例えば、特開昭６３−１５４６
５号公報がある。
域近傍のチャンネルＮ域に、強電界の部分が出来る。こ
の強電界により、高エネルギー状態の電子（いわゆるホ
ットキャリア）が生ぜしめられるが、これがＭＯ５半導
体装置の電気的特性を悪化させていた。 そこで、ホットキャリアに対処したＬＤＤ構造（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）のＭＯ５半導体
装置が提案されている。 第２図に、そのようなＭＯ５半導体装置の従来の構造お
よびその製造方法を示す、第２ｖ！Ｊにおいて、■はシ
リコン基板（Ｐ型）、２はフィールド酸化膜、３はゲー
ト酸化膜、４はゲート電極、４１は多結晶シリコン配線
、５は低濃度Ｎ型拡散層、６はＣＶＤｄ化Ｉ！Ｉ（ＣＶ
Ｄ ； Ｃｈｓｉｗｊｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）、６−１はサイドウオールスペーサ、７
は高濃度Ｎ型拡散層、８は層間絶縁膜、９はアルミニウ
ム膜、９−１はエツチング残りアルミである。 製造は、第２図（イ）→（ハ）の順に行われるので、こ
の順に説明する。 （１）第２図（イ）の工程 シリコン基板１の表面を酸化して、フィールド酸化膜２
およびゲート酸化Ｍ３を形成する。ついで、多結晶シリ
コンから成るゲート電極４および多結晶シリコン配線４
１を形成する。 ゲート電極４とフィールド酸化膜２をマスクとして、リ
ンをイオン注入することにより低濃度Ｎ型拡散層５を形
成する。 その後、次の工程でサイドウオールスペーサ６−１を形
成する準備として、表面全体にＣＶＤ酸化膜６を着膜す
る。 （２）第２図（ロ）の工程 ＣＶＤ酸化膜６を、異方性ドライエツチングによってエ
ッチバックする。すると、ゲート電極４および多結晶シ
リコン配線４１の側面には、ＣｖＤＨ化Ｍ６の一部が残
って、サイドウオールスペーサ６−１が形成される。ゲ
ート電極４の側面のサイドウオールスペーサ６−１は、
次の工程で高濃度Ｎ型拡散層７を形成する場合のマスク
として用いられる。 ＣＶＤ＃化膜６の膜厚にはバラツキがあるし、異方性ド
ライエンチングのエツチング量も基板上の場所によって
バラツキがある。そのため、エツチングすべきものを完
全にエツチングするためには、前記のエッチバックをど
うしても過剰に行う必要があった。 その結果、フィールド酸化膜２の表面は、やや削られる
ことになる０図中に記したｔは、そのようにして削られ
た厚さを示している。従って、多結晶シリコン配線４１
間の凹部は、深くなる。また、ゲート酸化Ｍ３のうち、
サイドウオールスペーサ６−１より外方にある部分も削
られ、場合によっては、図示するように完全に消失して
しまう。 （３）第２図（ハ）の工程 ゲート電極４とサイドウオールスペーサ６−１およびフ
ィールド酸化膜２をマスクとして砒素をイオン注入し、
高濃度Ｎ型拡散層７を形成する。 その後、層間絶縁膜８を着膜し、その上にアルミニウム
ＷＡ９を着膜する。このアルミニウム膜９をパターニン
グして不用部分を除去することにより、所要の配線を得
る。かくして、Ｐ型シリコン基板ｌ上に形成された各半
導体装置は、所望の如く電気的に接続される。 なお、このような半導体装置およびその製造方法に関す
る従来の文献としては、例えば、特開昭６３−１５４６
５号公報がある。
（問題点）
しかしながら、前記した従来の半導体装置およびその製
造方法には、次のような問題点があった。 第１の問題点は、ＰＮ接合部にリーク電流が生ずるとい
う点である。 第２の問題点は、互いに短絡されたままにされているア
ルミニウム配線が出来易いという点てあ（問題点の説明
） （１）第６図は、ＰＮ接合部でリーク電流が生ずる理由
を説明するための図である。これは、第２図（ロ）のフ
ィールド酸化膜２と低濃度Ｎ型拡散層５との境界付近を
拡大したものである。１０はＰＮ接合部、１１は結晶欠
陥シリコン原子である。 第２図（ロ）の工程で異方性ドライエツチングをする際
、過剰にエツチングを行うため、低濃度Ｎ型拡散層５の
上にあったゲート酸化膜３はエツチングにより除去され
、更に低濃度Ｎ型拡散層５の表面もエツチングに曝され
る。このエツチングではイオンが衝突させられるから、
シリコン原子Ｓｉの中には、その衝撃により結晶に欠陥
を生ぜしめられてしまうものが出て来る０図中にＸ印で
示したのが、結晶欠陥シリコン原子１１である。 低濃度Ｎ型拡散層５とフィールド酸化膜２との境界部に
はＰＮ接合部１０があるが、その近辺に結晶欠陥シリコ
ン原子１１が存在すると、ＰＮ接合部１０にリーク電流
が発生する。 （２）第３図、第４図は、アルミニウムのエツチング残
りにより配線が短絡される理由を説明するための図であ
る。第２図（ハ）の工程の後、所望の配線を実現するた
め、フォトリソグラフィ技術によりアルミニウム膜９の
表面にフォトレジスト９０を第３図に示すように塗布す
る。その後、フォトマスクを用いてフォトレジスト９０
を露光し、現像して、配線パターンを形成し、その配線
パターンをマスクとして、アルミニウム膜９をエツチン
グする。そして、残っているフォトレジスト９０を除去
する。第４図は、その段階の斜視図である。符号は第２
図のものに対応し、９−１はエツチング残りアルミ、９
−２はアルミニウム配線である。 従来、第２図（ロ）の過剰エツチングを行った際、フィ
ールド酸化膜２も削られるので、多結晶シリコン配線４
１間の凹部は深くなる。そこへ層間絶縁膜８を着膜し、
その上にアルミニウム膜９を着膜するわけであるから、
凹部が深ければ、アルミニウム膜９も、はぼ同様の断面
形状を保ったまま着膜される。アルミニウム配線の間隔
が狭く、四部の幅が掻めて狭い場合には、フォトレジス
ト９０がこの部分で他の部分より厚く塗布されるため、
露光、現像が不十分になって残り易い。残る部分は第３
図の９０−１の部分であるが、フォトレジスト９０をマ
スクにアルミニウム膜９をエツチングすると、この部分
は残存フォトレジスト９０−１がマスクとなって、エツ
チングされずに残ってしまうことがある。第４図のエツ
チング残りアルミ９−１がそれである（第３図の９０−
１も参照されたい）。 このエツチング残りアルミ９−１が存在すると、それを
通じてアルミニウム配線９−２同士は短絡されたままと
なっているから、電気的接続は誤ったものとなる。 本発明は、以上のような問題点を解決することを課題と
するものである。
造方法には、次のような問題点があった。 第１の問題点は、ＰＮ接合部にリーク電流が生ずるとい
う点である。 第２の問題点は、互いに短絡されたままにされているア
ルミニウム配線が出来易いという点てあ（問題点の説明
） （１）第６図は、ＰＮ接合部でリーク電流が生ずる理由
を説明するための図である。これは、第２図（ロ）のフ
ィールド酸化膜２と低濃度Ｎ型拡散層５との境界付近を
拡大したものである。１０はＰＮ接合部、１１は結晶欠
陥シリコン原子である。 第２図（ロ）の工程で異方性ドライエツチングをする際
、過剰にエツチングを行うため、低濃度Ｎ型拡散層５の
上にあったゲート酸化膜３はエツチングにより除去され
、更に低濃度Ｎ型拡散層５の表面もエツチングに曝され
る。このエツチングではイオンが衝突させられるから、
シリコン原子Ｓｉの中には、その衝撃により結晶に欠陥
を生ぜしめられてしまうものが出て来る０図中にＸ印で
示したのが、結晶欠陥シリコン原子１１である。 低濃度Ｎ型拡散層５とフィールド酸化膜２との境界部に
はＰＮ接合部１０があるが、その近辺に結晶欠陥シリコ
ン原子１１が存在すると、ＰＮ接合部１０にリーク電流
が発生する。 （２）第３図、第４図は、アルミニウムのエツチング残
りにより配線が短絡される理由を説明するための図であ
る。第２図（ハ）の工程の後、所望の配線を実現するた
め、フォトリソグラフィ技術によりアルミニウム膜９の
表面にフォトレジスト９０を第３図に示すように塗布す
る。その後、フォトマスクを用いてフォトレジスト９０
を露光し、現像して、配線パターンを形成し、その配線
パターンをマスクとして、アルミニウム膜９をエツチン
グする。そして、残っているフォトレジスト９０を除去
する。第４図は、その段階の斜視図である。符号は第２
図のものに対応し、９−１はエツチング残りアルミ、９
−２はアルミニウム配線である。 従来、第２図（ロ）の過剰エツチングを行った際、フィ
ールド酸化膜２も削られるので、多結晶シリコン配線４
１間の凹部は深くなる。そこへ層間絶縁膜８を着膜し、
その上にアルミニウム膜９を着膜するわけであるから、
凹部が深ければ、アルミニウム膜９も、はぼ同様の断面
形状を保ったまま着膜される。アルミニウム配線の間隔
が狭く、四部の幅が掻めて狭い場合には、フォトレジス
ト９０がこの部分で他の部分より厚く塗布されるため、
露光、現像が不十分になって残り易い。残る部分は第３
図の９０−１の部分であるが、フォトレジスト９０をマ
スクにアルミニウム膜９をエツチングすると、この部分
は残存フォトレジスト９０−１がマスクとなって、エツ
チングされずに残ってしまうことがある。第４図のエツ
チング残りアルミ９−１がそれである（第３図の９０−
１も参照されたい）。 このエツチング残りアルミ９−１が存在すると、それを
通じてアルミニウム配線９−２同士は短絡されたままと
なっているから、電気的接続は誤ったものとなる。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記課題を解決するため、本発明の半導体装置およびそ
の製造方法では、次のような手段を請じた。 即ち、本発明の半導体装置では、シリコン基板に形成し
たフィールド酸化膜およびゲート酸化膜の表面に窒化酸
化膜を具えることとした。 また、本発明の半導体装置の製造方法では、シリコン基
板にフィールド酸化膜およびゲート酸化膜を形成した後
、それらの表面に窒化酸化膜を着膜する工程を含むこと
とした。 更に、前記の半導体装置の製造方法では、窒化酸化膜を
着膜する範囲を、ゲート酸化膜とフィールド酸化膜との
境界部分と、フィールド酸化膜の表面とすることも出来
る。
の製造方法では、次のような手段を請じた。 即ち、本発明の半導体装置では、シリコン基板に形成し
たフィールド酸化膜およびゲート酸化膜の表面に窒化酸
化膜を具えることとした。 また、本発明の半導体装置の製造方法では、シリコン基
板にフィールド酸化膜およびゲート酸化膜を形成した後
、それらの表面に窒化酸化膜を着膜する工程を含むこと
とした。 更に、前記の半導体装置の製造方法では、窒化酸化膜を
着膜する範囲を、ゲート酸化膜とフィールド酸化膜との
境界部分と、フィールド酸化膜の表面とすることも出来
る。
フィールド酸化膜とゲート酸化膜との表面に窒化酸化膜
を形成すると、これは、サイドウオールスペーサを形成
する際に行う過剰エツチング時に、フィールド酸化膜と
ゲート酸化膜に対するエッチストッパとして作用する。 そのため、ゲート酸化膜とフィールド酸化膜との境界部
直下付近にあるＰＮ接合部近辺のシリコン原子に結晶欠
陥を生ずることがなく、ＰＮ接合部にリーク電流が流れ
なくなる。 また、フィールド酸化膜の過剰エツチングが防止される
結果、多結晶シリコン配線間に深い凹部が出来ることが
なく、それに起因するアルミニウム配線間の短絡も生じ
なくなる。
を形成すると、これは、サイドウオールスペーサを形成
する際に行う過剰エツチング時に、フィールド酸化膜と
ゲート酸化膜に対するエッチストッパとして作用する。 そのため、ゲート酸化膜とフィールド酸化膜との境界部
直下付近にあるＰＮ接合部近辺のシリコン原子に結晶欠
陥を生ずることがなく、ＰＮ接合部にリーク電流が流れ
なくなる。 また、フィールド酸化膜の過剰エツチングが防止される
結果、多結晶シリコン配線間に深い凹部が出来ることが
なく、それに起因するアルミニウム配線間の短絡も生じ
なくなる。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図は、本発明の半導体装置およびその製造方法を示
す図である。符号は第２図のものに対応し、１２は窒化
酸化膜である。以下、本発明の半導体装置の構造とその
製造方法を、順を追って説明する。 （１）第１図（イ）の工程 まず、シリコン基板１に、公知の方法でフィールド酸化
膜２およびゲート酸化膜３を形成する。 フィールド酸化膜２の厚さは約６０００人、ゲート酸化
膜３の厚さは約２５０人である。 次に、約１２００°Ｃのアンモニア雰囲気中で、約６０
分間熱窒化し、窒化酸化膜１２を形成する。その厚さは
、約数１０人である。この窒化酸化膜１２が、後に説明
するように、ＣＶＤ酸化膜６を過剰エツチングをする際
、フィールド酸化膜２やゲート酸化膜３がエツチングさ
れるのを阻止するエッチストッパとして働く。 なお、前記した熱窒化は、ラビッド・サーマル・プロセ
スと呼ばれる高温短時間処理によって行ってもよい。 （２）第１図（ロ）の工程 減圧ＣＶＤ法で着膜した多結晶シリコン（厚さ約３００
０人）に、リンを１×１０！ｏＺＣ−３程度拡散させ、
それを異方性ドライエツチングすることにより、ゲート
電極４を形成する。 次に、ゲート電極４とフィールド酸化膜２とをマスクと
して、リンＩ Ｘｌ０Ｉ３／ ｃｍ”程度を１００ｋｅ
Ｖでイオン注入し、アニール（熱処理）することにより
低濃度Ｎ型拡散層５を形成する。 その後、減圧ＣＶＤ法で、ＣＶＤ酸化膜６を着膜する（
厚さ約２５００人）。 （３）第１図（ハ）の工程 フレオンガス（ＣＦ４）と水素ガス（Ｈ２）を用いて異
方性ドライエツチングにより、ＣＶＤ酸化膜６をエッチ
ハックする。ＣＶＤ酸化膜６の一部が残り、サイドウオ
ールスペーサ６−１が形成される。 従来例でも述べたように、この時、ＣＶＤ酸化膜６の膜
厚のバラツキや、Ｐ型シリコン基板ｌの場所によるエツ
チング量のバラツキ等を考慮して過剰エツチングが行わ
れる。しかし、本発明では、窒化酸化膜１２がエッチス
トッパとして働くため、フィールド酸化膜２やゲート酸
化膜３がエツチングされることはない。 なお、上記のエツチングの際にエッチストッパとして働
くとは、ＣＶＤ酸化膜６をエツチングする速度に比べて
、窒化酸化膜１２をエツチングする速度は極めて遅いと
いうエツチング条件下で、ＣＶＤ酸化膜６をエツチング
することが出来るということである。 従って、第６図で示したように低濃度Ｎ型拡散層５が露
出することはなく、低濃度Ｎ型拡散層５に結晶欠陥シリ
コン原子１１が生ずることもない。 それゆえ、ＰＮ接合部１０に、該結晶欠陥シリコン原子
１１に起因するリーク電流が流れることはなくなる。 また、フィールド酸化膜２も窒化酸化膜１２により過剰
エツチングから守られるので、多結晶シリコン配線４１
同士の間に、第２図（ロ）に示したような深い凹部が出
来ることがない、従って、後の工程でアルミニウム膜９
をエツチングする際、エツチング残りアルミ９−１が残
ることがないから、アルミニウム配線９−２間が短絡さ
れたままとなる恐れもなくなる。 サイドウオールスペーサ６−１の形成後、ケート電極４
とサイドウオールスペーサ６−１およびフィールド酸化
膜２をマスクとして、砒素（ＡＳ）を５×１０Ｉｓ／ｃ
Ｉｌｚ程度を４０ｋｅＶでイオン注入し、Ｎ２ガス下で
約３０分、約９５０°Ｃのアニール（熱処理）をするこ
とにより、高濃度Ｎ型拡散層７を形成する。 以後、従来と同様に、層間絶縁膜８．アルミニウム膜９
を着膜し、所望の配線を得るためにアルミニウム膜９を
エツチングする。 第５図は、本発明の他の実施例を示す図である。 符号は、第１図のものに対応している。 第１図の実施例と異なる点は、窒化酸化膜１２を、ゲー
ト酸化膜３とフィールド酸化膜２との境界部分と、フィ
ールド酸化膜２の表面の部分に残存させた点である。上
記境界部分の直下には、低濃度Ｎ型拡散層５とシリコン
基板１との境界部、即ち、ＰＮ接合部１０が存在する。 窒化酸化膜１２で過剰エツチングから保護しようとして
いる箇所は、ＰＮ接合部１０の部分と、フィールド酸化
膜２の表面だから、その部分に限定して窒化酸化膜１２
を形成しても、第１図のものと同様の効果を発揮する。 第５図（イ）は、上記のような範囲に窒化酸化膜１２を
形成した後、Ｃ，Ｖ Ｄ酸化膜６を着膜した状態を示し
ている（第１図（ロ）に相当）。 第５図（ロ）は、ＣＶＤ酸化膜６を異方性ドライエツチ
ングによりエッチバックした状態を示している。 ■ アルミニウム配線間の短絡がなくなる。 フィールド酸化膜の過剰エツチングが防止される結果、
多結晶シリコン配線間に深い凹部が出来ることがなく、
それに起因するアルミニウム配線間の短絡も生じなくな
る。
。 第１図は、本発明の半導体装置およびその製造方法を示
す図である。符号は第２図のものに対応し、１２は窒化
酸化膜である。以下、本発明の半導体装置の構造とその
製造方法を、順を追って説明する。 （１）第１図（イ）の工程 まず、シリコン基板１に、公知の方法でフィールド酸化
膜２およびゲート酸化膜３を形成する。 フィールド酸化膜２の厚さは約６０００人、ゲート酸化
膜３の厚さは約２５０人である。 次に、約１２００°Ｃのアンモニア雰囲気中で、約６０
分間熱窒化し、窒化酸化膜１２を形成する。その厚さは
、約数１０人である。この窒化酸化膜１２が、後に説明
するように、ＣＶＤ酸化膜６を過剰エツチングをする際
、フィールド酸化膜２やゲート酸化膜３がエツチングさ
れるのを阻止するエッチストッパとして働く。 なお、前記した熱窒化は、ラビッド・サーマル・プロセ
スと呼ばれる高温短時間処理によって行ってもよい。 （２）第１図（ロ）の工程 減圧ＣＶＤ法で着膜した多結晶シリコン（厚さ約３００
０人）に、リンを１×１０！ｏＺＣ−３程度拡散させ、
それを異方性ドライエツチングすることにより、ゲート
電極４を形成する。 次に、ゲート電極４とフィールド酸化膜２とをマスクと
して、リンＩ Ｘｌ０Ｉ３／ ｃｍ”程度を１００ｋｅ
Ｖでイオン注入し、アニール（熱処理）することにより
低濃度Ｎ型拡散層５を形成する。 その後、減圧ＣＶＤ法で、ＣＶＤ酸化膜６を着膜する（
厚さ約２５００人）。 （３）第１図（ハ）の工程 フレオンガス（ＣＦ４）と水素ガス（Ｈ２）を用いて異
方性ドライエツチングにより、ＣＶＤ酸化膜６をエッチ
ハックする。ＣＶＤ酸化膜６の一部が残り、サイドウオ
ールスペーサ６−１が形成される。 従来例でも述べたように、この時、ＣＶＤ酸化膜６の膜
厚のバラツキや、Ｐ型シリコン基板ｌの場所によるエツ
チング量のバラツキ等を考慮して過剰エツチングが行わ
れる。しかし、本発明では、窒化酸化膜１２がエッチス
トッパとして働くため、フィールド酸化膜２やゲート酸
化膜３がエツチングされることはない。 なお、上記のエツチングの際にエッチストッパとして働
くとは、ＣＶＤ酸化膜６をエツチングする速度に比べて
、窒化酸化膜１２をエツチングする速度は極めて遅いと
いうエツチング条件下で、ＣＶＤ酸化膜６をエツチング
することが出来るということである。 従って、第６図で示したように低濃度Ｎ型拡散層５が露
出することはなく、低濃度Ｎ型拡散層５に結晶欠陥シリ
コン原子１１が生ずることもない。 それゆえ、ＰＮ接合部１０に、該結晶欠陥シリコン原子
１１に起因するリーク電流が流れることはなくなる。 また、フィールド酸化膜２も窒化酸化膜１２により過剰
エツチングから守られるので、多結晶シリコン配線４１
同士の間に、第２図（ロ）に示したような深い凹部が出
来ることがない、従って、後の工程でアルミニウム膜９
をエツチングする際、エツチング残りアルミ９−１が残
ることがないから、アルミニウム配線９−２間が短絡さ
れたままとなる恐れもなくなる。 サイドウオールスペーサ６−１の形成後、ケート電極４
とサイドウオールスペーサ６−１およびフィールド酸化
膜２をマスクとして、砒素（ＡＳ）を５×１０Ｉｓ／ｃ
Ｉｌｚ程度を４０ｋｅＶでイオン注入し、Ｎ２ガス下で
約３０分、約９５０°Ｃのアニール（熱処理）をするこ
とにより、高濃度Ｎ型拡散層７を形成する。 以後、従来と同様に、層間絶縁膜８．アルミニウム膜９
を着膜し、所望の配線を得るためにアルミニウム膜９を
エツチングする。 第５図は、本発明の他の実施例を示す図である。 符号は、第１図のものに対応している。 第１図の実施例と異なる点は、窒化酸化膜１２を、ゲー
ト酸化膜３とフィールド酸化膜２との境界部分と、フィ
ールド酸化膜２の表面の部分に残存させた点である。上
記境界部分の直下には、低濃度Ｎ型拡散層５とシリコン
基板１との境界部、即ち、ＰＮ接合部１０が存在する。 窒化酸化膜１２で過剰エツチングから保護しようとして
いる箇所は、ＰＮ接合部１０の部分と、フィールド酸化
膜２の表面だから、その部分に限定して窒化酸化膜１２
を形成しても、第１図のものと同様の効果を発揮する。 第５図（イ）は、上記のような範囲に窒化酸化膜１２を
形成した後、Ｃ，Ｖ Ｄ酸化膜６を着膜した状態を示し
ている（第１図（ロ）に相当）。 第５図（ロ）は、ＣＶＤ酸化膜６を異方性ドライエツチ
ングによりエッチバックした状態を示している。 ■ アルミニウム配線間の短絡がなくなる。 フィールド酸化膜の過剰エツチングが防止される結果、
多結晶シリコン配線間に深い凹部が出来ることがなく、
それに起因するアルミニウム配線間の短絡も生じなくな
る。
以上述べた如く、本発明によれば、次のような効果を奏
する。 ■ ＰＮ接合部にリーク電流が流れなくなる。 本発明で新設した窒化酸化膜が、サイドウオールスペー
サを形成する際に行う過剰エンチング時に、フィールド
酸化膜とゲート酸化膜に対するエッチストッパとして働
く。 そのため、ゲート酸化膜とフィールド酸化膜との境界部
直下にあるＰＮ接合部近辺のシリコン原子が、エツチン
グによって結晶欠陥を有するものとされることがない。 その結果、結晶欠陥シリコン原子に起因するリーク電流
が、ＰＮ接合部に流れることがなくなる。
する。 ■ ＰＮ接合部にリーク電流が流れなくなる。 本発明で新設した窒化酸化膜が、サイドウオールスペー
サを形成する際に行う過剰エンチング時に、フィールド
酸化膜とゲート酸化膜に対するエッチストッパとして働
く。 そのため、ゲート酸化膜とフィールド酸化膜との境界部
直下にあるＰＮ接合部近辺のシリコン原子が、エツチン
グによって結晶欠陥を有するものとされることがない。 その結果、結晶欠陥シリコン原子に起因するリーク電流
が、ＰＮ接合部に流れることがなくなる。
第１図・・・本発明の半導体装置およびその製造方法を
示す図 第２図・・・従来の半導体装置およびその製造方法を示
す図 第３図、第４図・・・アルミニウムのエツチング残りに
より配線が短絡される理由を説明するための図 第５図・・・本発明の他の実施例を示す同第６図・・・
ＰＮ接合部でリーク電流が生ずる理由を説明するための
図 図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート酸化膜、４はゲート電極、４１は多結晶シ
リコン配線、５は低濃度Ｎ型拡散層、６はＣＶＤ酸化膜
、６−１はサイドウオールスペーサ、７は高濃度Ｎ型拡
散層、８は層間絶縁膜、９はアルミニウム膜、９−１は
エツチング残りアルミ、９−２はアルミニウム配線、１
０はＰＮ接合部、１１は結晶欠陥シリコン原子、１２は
窒化酸化膜、９０はフォトレジスト、９０−１は残存フ
ォトレジストである。 特許出願人 冨士ゼロックス株式会社代理人弁理士
本 庄 冨 雄 第１図 第 図 第４図 第５図
示す図 第２図・・・従来の半導体装置およびその製造方法を示
す図 第３図、第４図・・・アルミニウムのエツチング残りに
より配線が短絡される理由を説明するための図 第５図・・・本発明の他の実施例を示す同第６図・・・
ＰＮ接合部でリーク電流が生ずる理由を説明するための
図 図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート酸化膜、４はゲート電極、４１は多結晶シ
リコン配線、５は低濃度Ｎ型拡散層、６はＣＶＤ酸化膜
、６−１はサイドウオールスペーサ、７は高濃度Ｎ型拡
散層、８は層間絶縁膜、９はアルミニウム膜、９−１は
エツチング残りアルミ、９−２はアルミニウム配線、１
０はＰＮ接合部、１１は結晶欠陥シリコン原子、１２は
窒化酸化膜、９０はフォトレジスト、９０−１は残存フ
ォトレジストである。 特許出願人 冨士ゼロックス株式会社代理人弁理士
本 庄 冨 雄 第１図 第 図 第４図 第５図
Claims (3)
- （１）シリコン基板に形成したフィールド酸化膜および
ゲート酸化膜の表面に窒化酸化膜を具えたことを特徴と
する半導体装置。 - （２）シリコン基板にフィールド酸化膜およびゲート酸
化膜を形成した後、それらの表面に窒化酸化膜を着膜す
る工程を含むことを特徴とする半導体装置の製造方法。 - （３）窒化酸化膜を着膜する範囲を、ゲート酸化膜とフ
ィールド酸化膜との境界部分と、フィールド酸化膜の表
面としたことを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21849690A JPH04100243A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21849690A JPH04100243A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100243A true JPH04100243A (ja) | 1992-04-02 |
Family
ID=16720845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21849690A Pending JPH04100243A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573974A (en) * | 1995-01-11 | 1996-11-12 | Lg Semicon Co., Ltd. | Method for isolating semiconductor elements |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
-
1990
- 1990-08-20 JP JP21849690A patent/JPH04100243A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573974A (en) * | 1995-01-11 | 1996-11-12 | Lg Semicon Co., Ltd. | Method for isolating semiconductor elements |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
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