JPS6142411B2 - - Google Patents
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- JPS6142411B2 JPS6142411B2 JP51042128A JP4212876A JPS6142411B2 JP S6142411 B2 JPS6142411 B2 JP S6142411B2 JP 51042128 A JP51042128 A JP 51042128A JP 4212876 A JP4212876 A JP 4212876A JP S6142411 B2 JPS6142411 B2 JP S6142411B2
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- oxide film
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- photoresist
- photoresist film
- semiconductor substrate
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Landscapes
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法、特に
不純物拡散工程を繰返し行なう不純物領域群の形
成法に関する。
不純物拡散工程を繰返し行なう不純物領域群の形
成法に関する。
従来、半導体集積回路装置における同一半導体
基板中の不純物領域群は不純物の拡散法にかかわ
らず、最初半導体基板表面に形成された酸化膜に
選択的に窓を開け、その窓から不純物を拡散して
不純物領域を形成した後、再び半導体基板表面を
酸化して不純物領域上に酸化膜を形成し、その後
は順次このような工程を繰り返し行なうことによ
り、形成されていた。その際、最初に形成された
不純物領域上の酸化膜の膜厚とそれ以外の酸化膜
の膜厚との違いによつてできる段差が、続いて不
純物領域を形成するためのフオト・マスクの目合
せに利用される。不純物領域群をイオン注入法に
より形成する場合にも、不純物添加のマスクとし
てはフオト・レジスト膜で充分であることが知ら
れているにもかかわらず酸化膜が用いられている
のは、フオト・レジストを用いると最初に形成し
た不純物領域と、それ以外の領域との境界でフオ
ト・レジスト膜に段差ができないため、続いて不
純物領域を形成する際のフオト・マスクの目合せ
が不可能となるからである。しかしながら、酸化
膜形成のための熱処理を施すと、半導体基板中に
酸化膜と半導体基板表面のストレスを原因とする
積層不整等の結晶欠陥が生じたり、酸化装置から
出る銅或いは鉄等の重金属類が添加してｐ―ｎ接
合耐圧等の電気的特性が悪化し、しかもその度合
が熱処理回数に依存するため、如何にして酸化膜
を形成する回数を少なくするかが望まれてきてい
る。
基板中の不純物領域群は不純物の拡散法にかかわ
らず、最初半導体基板表面に形成された酸化膜に
選択的に窓を開け、その窓から不純物を拡散して
不純物領域を形成した後、再び半導体基板表面を
酸化して不純物領域上に酸化膜を形成し、その後
は順次このような工程を繰り返し行なうことによ
り、形成されていた。その際、最初に形成された
不純物領域上の酸化膜の膜厚とそれ以外の酸化膜
の膜厚との違いによつてできる段差が、続いて不
純物領域を形成するためのフオト・マスクの目合
せに利用される。不純物領域群をイオン注入法に
より形成する場合にも、不純物添加のマスクとし
てはフオト・レジスト膜で充分であることが知ら
れているにもかかわらず酸化膜が用いられている
のは、フオト・レジストを用いると最初に形成し
た不純物領域と、それ以外の領域との境界でフオ
ト・レジスト膜に段差ができないため、続いて不
純物領域を形成する際のフオト・マスクの目合せ
が不可能となるからである。しかしながら、酸化
膜形成のための熱処理を施すと、半導体基板中に
酸化膜と半導体基板表面のストレスを原因とする
積層不整等の結晶欠陥が生じたり、酸化装置から
出る銅或いは鉄等の重金属類が添加してｐ―ｎ接
合耐圧等の電気的特性が悪化し、しかもその度合
が熱処理回数に依存するため、如何にして酸化膜
を形成する回数を少なくするかが望まれてきてい
る。
本発明の目的は、最初に不純物を添加しようと
する半導体基板表面を食刻することにより、上記
のフオト・レジストをマスクとするイオン注入法
の実施を可能にして、酸化膜形成の回数を減らす
ことのできる半導体集積回路装置の製造方法を提
供することである。
する半導体基板表面を食刻することにより、上記
のフオト・レジストをマスクとするイオン注入法
の実施を可能にして、酸化膜形成の回数を減らす
ことのできる半導体集積回路装置の製造方法を提
供することである。
本発明は、最初半導体基板上にフオト・レジス
トを塗布焼成した後、、最初に不純物を添加する
半導体基板表面上のフオト・レジストを選択的に
除去し、次いでエツチングにより半導体基板表面
を食刻した後、不純物を添加し、最後にフオト・
レジストを除去して、半導体基板上全面に酸化膜
を形成するものである。
トを塗布焼成した後、、最初に不純物を添加する
半導体基板表面上のフオト・レジストを選択的に
除去し、次いでエツチングにより半導体基板表面
を食刻した後、不純物を添加し、最後にフオト・
レジストを除去して、半導体基板上全面に酸化膜
を形成するものである。
本発明によれば、半導体基板中に最初に形成さ
れる不純物領域の表面は他の表面よりも低くなつ
ているので、酸化膜を形成すると不純物領域の表
面と他の基板表面との間で酸化膜に段差が生じ
る。従つて、この段差は後に不純物領域を形成す
る際のフオト・マスクの目合せを可能にするた
め、従来と比して、酸化膜形成の回数が一回減
り、それだけ電気的特性は改善される。
れる不純物領域の表面は他の表面よりも低くなつ
ているので、酸化膜を形成すると不純物領域の表
面と他の基板表面との間で酸化膜に段差が生じ
る。従つて、この段差は後に不純物領域を形成す
る際のフオト・マスクの目合せを可能にするた
め、従来と比して、酸化膜形成の回数が一回減
り、それだけ電気的特性は改善される。
次に図面を参照して説明する。
図ａ〜ｆは本発明をｐチヤネルMOS型半導体
集積回路装置に実施した場合の一実施例を示す図
である。
集積回路装置に実施した場合の一実施例を示す図
である。
最初、ｎ型シリコン基板１上にフオト・レジス
トを塗布・焼成した後（図ａ）、最初に形成する
不純物領域で、将来チヤネルストツパーとなる領
域４，４′上のフオト・レジスト２を選択的に除
去し、拡散窓３，３′を開孔する（図ｂ）。次い
で、チヤネルストツパーとなる領域４，４′をエ
ツチングにより食刻する（図ｃ）。その際、食刻
の深さは、後にフオト・レジストを除去して、シ
リコン基板１上に酸化膜を形成すると、チヤネ
ル・ストツパー領域４，４′のところで酸化膜に
段差が明確に生じる程度すなわち500〜1000Åに
し、エツチングはプラズマ・エツチング法によ
り、CF4＋O2ガスを使用して、真空度0.2〜
0.3Torr、出力を100〜200Wで１〜５分間行な
う。
トを塗布・焼成した後（図ａ）、最初に形成する
不純物領域で、将来チヤネルストツパーとなる領
域４，４′上のフオト・レジスト２を選択的に除
去し、拡散窓３，３′を開孔する（図ｂ）。次い
で、チヤネルストツパーとなる領域４，４′をエ
ツチングにより食刻する（図ｃ）。その際、食刻
の深さは、後にフオト・レジストを除去して、シ
リコン基板１上に酸化膜を形成すると、チヤネ
ル・ストツパー領域４，４′のところで酸化膜に
段差が明確に生じる程度すなわち500〜1000Åに
し、エツチングはプラズマ・エツチング法によ
り、CF4＋O2ガスを使用して、真空度0.2〜
0.3Torr、出力を100〜200Wで１〜５分間行な
う。
次に、イオン注入法により、燐イオン５，５′
が50〜100KeVの加速電圧で1012／cm2程度打込れ
るが、フオト・レジスト下の半導体基板中にはリ
ン・イオンは到達しない（図ｄ）。次に、フオ
ト・レジスト２をプラズマ剥離法或いはフエノー
ル系の剥離剤で剥離した後、1000〜1200℃の乾燥
酸素或いはスチーム等の酸化性雰囲気中で拡散−
酸化工程を施すと、燐イオンは拡散してチヤンネ
ル・ストツパー６，６′となり、ｎ型シリコン基
板１の表面には段差のある酸化膜７が形成される
（図ｅ）。
が50〜100KeVの加速電圧で1012／cm2程度打込れ
るが、フオト・レジスト下の半導体基板中にはリ
ン・イオンは到達しない（図ｄ）。次に、フオ
ト・レジスト２をプラズマ剥離法或いはフエノー
ル系の剥離剤で剥離した後、1000〜1200℃の乾燥
酸素或いはスチーム等の酸化性雰囲気中で拡散−
酸化工程を施すと、燐イオンは拡散してチヤンネ
ル・ストツパー６，６′となり、ｎ型シリコン基
板１の表面には段差のある酸化膜７が形成される
（図ｅ）。
最後に、シリコン酸化膜７の段差を目合せに利
用する通常のマスキング工程を経て、ｎ型シリコ
ン基板１中にボロンを添加してソース及びドレイ
ン領域８，９を形成した後、各金属配線１０，１
１，１２を形成すると完成する（図ｆ）。
用する通常のマスキング工程を経て、ｎ型シリコ
ン基板１中にボロンを添加してソース及びドレイ
ン領域８，９を形成した後、各金属配線１０，１
１，１２を形成すると完成する（図ｆ）。
このように、本発明によれば、最初に形成され
る不純物領域への不純物添加だけはフオト・レジ
ストをマスクとしているので、従来方法に比べ酸
化膜形成の回数が１回減り、それだけシリコン基
板中に結晶欠陥が生じたり、酸化装置からの重金
属類が添加されることが少なくなり、電気的特性
は改善される。なお、以上は本発明をＰチヤネル
MOS型半導体集積回路装置に実施した場合を一
実施例について説明したが、同様に複数回の不純
物拡散を行つて不純物領域群を形成するバイポー
ラ型半導体集積回路装置にも本発明が実施され得
べきことは勿論である。
る不純物領域への不純物添加だけはフオト・レジ
ストをマスクとしているので、従来方法に比べ酸
化膜形成の回数が１回減り、それだけシリコン基
板中に結晶欠陥が生じたり、酸化装置からの重金
属類が添加されることが少なくなり、電気的特性
は改善される。なお、以上は本発明をＰチヤネル
MOS型半導体集積回路装置に実施した場合を一
実施例について説明したが、同様に複数回の不純
物拡散を行つて不純物領域群を形成するバイポー
ラ型半導体集積回路装置にも本発明が実施され得
べきことは勿論である。
図ａ〜ｆは、本発明をＰチヤンネルMOS型半
導体集積回路装置に実施した場合の一実施例を示
す図である。 １……ｎ型シリコン基板、２……フオト・レジ
スト膜、３，３′……拡散窓、４，４′……チヤネ
ルストツパーとなる領域、５，５′……燐イオ
ン、６，６′……チヤネルストツパー、７……酸
化膜、８……ソース領域、９……ドレイン領域、
１０，１１，１２……金属配線。
導体集積回路装置に実施した場合の一実施例を示
す図である。 １……ｎ型シリコン基板、２……フオト・レジ
スト膜、３，３′……拡散窓、４，４′……チヤネ
ルストツパーとなる領域、５，５′……燐イオ
ン、６，６′……チヤネルストツパー、７……酸
化膜、８……ソース領域、９……ドレイン領域、
１０，１１，１２……金属配線。
Claims (1)
- １ 不純物が導入されていない平坦な主表面を有
する半導体基板表面全体にこれと接して直接フオ
トレジスト膜のみを形成する工程と、該フオトレ
ジスト膜をパターニングする工程と、これにより
形成されたフオトレジスト膜パターンをマスクに
して前記基板表面を選択的にエツチング除去して
段差を設ける工程と、前記フオトレジスト膜パタ
ーンをマスクにして前記基板内に不純物を導入す
る工程と、その後前記フオトレジスト膜パターン
を除去する工程と、必要な高温処理を行つて前記
基板表面に段差のある酸化膜を形成する工程を含
み、前記酸化膜の表面段差を後の工程においてフ
オトマスクの目合せに用いることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212876A JPS52125276A (en) | 1976-04-14 | 1976-04-14 | Preparation of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212876A JPS52125276A (en) | 1976-04-14 | 1976-04-14 | Preparation of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52125276A JPS52125276A (en) | 1977-10-20 |
| JPS6142411B2 true JPS6142411B2 (ja) | 1986-09-20 |
Family
ID=12627292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212876A Granted JPS52125276A (en) | 1976-04-14 | 1976-04-14 | Preparation of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52125276A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574124A (en) * | 1980-06-10 | 1982-01-09 | Fujitsu Ltd | Manufacture of germanium semiconductor device |
-
1976
- 1976-04-14 JP JP4212876A patent/JPS52125276A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52125276A (en) | 1977-10-20 |
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