JPH05175441A - 半導体装置，およびその製造方法 - Google Patents
半導体装置，およびその製造方法Info
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- JPH05175441A JPH05175441A JP3338206A JP33820691A JPH05175441A JP H05175441 A JPH05175441 A JP H05175441A JP 3338206 A JP3338206 A JP 3338206A JP 33820691 A JP33820691 A JP 33820691A JP H05175441 A JPH05175441 A JP H05175441A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体基板の主面上に２つ以上の異なった第
１，第２導電型のウエルを形成する場合、各ウエル相互
間の表面段差を解消して後工程でのレジストパターン幅
を均一性良く形成する。 【構成】 ウエル形成領域に第１導電型の不純物を注入
して第１導電型不純物層を形成し、第１導電型ウエル対
応の領域を第１のレジストパターンで、マスク合わせの
基準領域を第２のレジストパターンで覆い、第１のレジ
ストパターンで覆われていない領域に第２導電型の不純
物を注入して第２導電型不純層を形成し、第２導電型不
純層を第３のレジストパターンで覆い、第２のレジスト
パターンのマスクで基準領域に基準パターンをエッチン
グ形成し、第１，第２導電型の各不純物層の不純物を拡
散させて第１，第２導電型の各ウエルを形成する。
１，第２導電型のウエルを形成する場合、各ウエル相互
間の表面段差を解消して後工程でのレジストパターン幅
を均一性良く形成する。 【構成】 ウエル形成領域に第１導電型の不純物を注入
して第１導電型不純物層を形成し、第１導電型ウエル対
応の領域を第１のレジストパターンで、マスク合わせの
基準領域を第２のレジストパターンで覆い、第１のレジ
ストパターンで覆われていない領域に第２導電型の不純
物を注入して第２導電型不純層を形成し、第２導電型不
純層を第３のレジストパターンで覆い、第２のレジスト
パターンのマスクで基準領域に基準パターンをエッチン
グ形成し、第１，第２導電型の各不純物層の不純物を拡
散させて第１，第２導電型の各ウエルを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置，および
その製造方法に関し、さらに詳しくは、半導体基板の主
面上に設定されたウエル形成領域に、少なくとも２個以
上の相互に異なった第１，第２導電型の各ウエルを隣接
して有する半導体装置，およびその製造方法の改良に係
るものである。
その製造方法に関し、さらに詳しくは、半導体基板の主
面上に設定されたウエル形成領域に、少なくとも２個以
上の相互に異なった第１，第２導電型の各ウエルを隣接
して有する半導体装置，およびその製造方法の改良に係
るものである。
【０００２】
【従来の技術】近年，半導体装置においては、高速化，
低消費電力化などのために、いわゆるＣＭＯＳ（相補型
ＭＯＳ）と呼ばれる半導体装置が多く利用されており、
この種のＣＭＯＳの場合，２つの相互に異なる導電型の
不純物拡散層である各ウエルを形成する必要がある。
低消費電力化などのために、いわゆるＣＭＯＳ（相補型
ＭＯＳ）と呼ばれる半導体装置が多く利用されており、
この種のＣＭＯＳの場合，２つの相互に異なる導電型の
不純物拡散層である各ウエルを形成する必要がある。
【０００３】次に、従来のＣＭＯＳにおける隣接した２
つの相互に異なる導電型の各ウエルを形成するための方
法につき、図２を参照して詳細に述べる。
つの相互に異なる導電型の各ウエルを形成するための方
法につき、図２を参照して詳細に述べる。
【０００４】図２(a) ないし(e) は従来例による２つの
相互に異なる導電型の各ウエルの形成方法の主要な工程
を順次模式的に示すそれぞれに断面図である。
相互に異なる導電型の各ウエルの形成方法の主要な工程
を順次模式的に示すそれぞれに断面図である。
【０００５】すなわち、従来の２つのウエルを有するＣ
ＭＯＳにおいては、まず最初に、半導体基板１上にあっ
て、熱酸化法による２００オングストローム程度の厚さ
の酸化膜２と、ＬＰＣＶＤ法による１０００オングスト
ローム程度の厚さの窒化膜３とを順次に形成した後、写
真製版法を用いて、その上の後にＮ型ウエルとなる領域
対応の部分をレジストパターン４によって覆い、かつこ
のレジストパターン４で覆われていない領域部分の窒化
膜３を選択的に除去する（図２(a))。
ＭＯＳにおいては、まず最初に、半導体基板１上にあっ
て、熱酸化法による２００オングストローム程度の厚さ
の酸化膜２と、ＬＰＣＶＤ法による１０００オングスト
ローム程度の厚さの窒化膜３とを順次に形成した後、写
真製版法を用いて、その上の後にＮ型ウエルとなる領域
対応の部分をレジストパターン４によって覆い、かつこ
のレジストパターン４で覆われていない領域部分の窒化
膜３を選択的に除去する（図２(a))。
【０００６】ついで、前記レジストパターン４をマスク
に用いることにより、前記半導体基板１の主面上に対
し、１×１０13cm-2程度のボロン５を選択的にイオン注
入してＰ型不純物層６を形成する（図２(b))。
に用いることにより、前記半導体基板１の主面上に対
し、１×１０13cm-2程度のボロン５を選択的にイオン注
入してＰ型不純物層６を形成する（図２(b))。
【０００７】また、前記レジストパターン４の除去後、
熱酸化法により、前記窒化膜３を除去した領域に対し
て、５０００オングストローム程度の厚い酸化膜７を選
択的に形成する（図２(c))。
熱酸化法により、前記窒化膜３を除去した領域に対し
て、５０００オングストローム程度の厚い酸化膜７を選
択的に形成する（図２(c))。
【０００８】次に、前記残されている窒化膜３の除去
後、この窒化膜３を除去した領域に対し、５×１０12cm
-2程度のリン８を選択的にイオン注入してＮ型不純物層
９を形成するが、このとき先に形成したＰ型不純物層６
の領域には、厚い酸化膜７が存在するためにリン８が注
入されることはない（図２(d))。
後、この窒化膜３を除去した領域に対し、５×１０12cm
-2程度のリン８を選択的にイオン注入してＮ型不純物層
９を形成するが、このとき先に形成したＰ型不純物層６
の領域には、厚い酸化膜７が存在するためにリン８が注
入されることはない（図２(d))。
【０００９】その後、窒素雰囲気中で１１００℃程度の
温度による熱処理を行なうことにより、前記Ｐ型不純物
層６，およびＮ型不純物層９に含まれているそれぞれの
不純物を該当する基板主面上に約３μｍ程度の深さで拡
散させ、これによって半導体基板１上に対し、所期通り
にＰ型ウエル１０，およびＮ型ウエル１１を形成するの
である（図２(e))。
温度による熱処理を行なうことにより、前記Ｐ型不純物
層６，およびＮ型不純物層９に含まれているそれぞれの
不純物を該当する基板主面上に約３μｍ程度の深さで拡
散させ、これによって半導体基板１上に対し、所期通り
にＰ型ウエル１０，およびＮ型ウエル１１を形成するの
である（図２(e))。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法において順次に形成される２つのウエ
ル，つまり、半導体基板１の主面上に対して順次にＰ型
ウエル１０とＮ型ウエル１１とをそれぞれに形成する過
程では、これらのＰ型，Ｎ型の各ウエル１０，１１の表
面相互間にあって、必然的に段差を生ずることになるた
めに、各ウエル１０，１１の形成後におけるトランジス
タの形成過程中，特に、写真製版法を用いたゲート形成
に際し、各ウエル１０，１１の相互間に生じている表面
段差によって、例えば、これらの各ウエル１０，１１上
に跨って形成されるレジストの膜厚がそれぞれに異なる
ものとなる。
た従来の製造方法において順次に形成される２つのウエ
ル，つまり、半導体基板１の主面上に対して順次にＰ型
ウエル１０とＮ型ウエル１１とをそれぞれに形成する過
程では、これらのＰ型，Ｎ型の各ウエル１０，１１の表
面相互間にあって、必然的に段差を生ずることになるた
めに、各ウエル１０，１１の形成後におけるトランジス
タの形成過程中，特に、写真製版法を用いたゲート形成
に際し、各ウエル１０，１１の相互間に生じている表面
段差によって、例えば、これらの各ウエル１０，１１上
に跨って形成されるレジストの膜厚がそれぞれに異なる
ものとなる。
【００１１】そして、図３に示されているように、レジ
ストの膜厚が相互に異なる場合，レジスト中に吸収され
る光量もまた異なるので、同一の露光時間で各ウエル１
０，１１上にレジストパターンを形成しても、そのパタ
ーン幅に差異を生じて、以後のゲート形成に好ましくな
い影響をもたらすという問題点があった。
ストの膜厚が相互に異なる場合，レジスト中に吸収され
る光量もまた異なるので、同一の露光時間で各ウエル１
０，１１上にレジストパターンを形成しても、そのパタ
ーン幅に差異を生じて、以後のゲート形成に好ましくな
い影響をもたらすという問題点があった。
【００１２】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、半導体基板の主面上に２つ以上の異なる導電型のウ
エルを形成する場合にあって、各ウエル相互間の表面段
差を解消し、これによって後工程でのレジストパターン
幅を均一性良好に形成し得るようにした，この種の半導
体装置，およびその製造方法を提供することである。
消するためになされたもので、その目的とするところ
は、半導体基板の主面上に２つ以上の異なる導電型のウ
エルを形成する場合にあって、各ウエル相互間の表面段
差を解消し、これによって後工程でのレジストパターン
幅を均一性良好に形成し得るようにした，この種の半導
体装置，およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置，およびその製造方法
は、第１のウエルと第２のウエルとの形成過程における
厚い酸化膜の形成を省略可能な手段を採用することによ
り、これらの各ウエルの相互間に生ずる表面段差を解消
するようにしたものである。
に、この発明に係る半導体装置，およびその製造方法
は、第１のウエルと第２のウエルとの形成過程における
厚い酸化膜の形成を省略可能な手段を採用することによ
り、これらの各ウエルの相互間に生ずる表面段差を解消
するようにしたものである。
【００１４】すなわち、この発明は、半導体基板の主面
上に設定されたウエル形成領域に、少なくとも２個以上
の相互に異なった第１，第２導電型の各ウエルを隣接し
て有する半導体装置において、前記個々の各ウエルの相
互間を表面段差のない平坦面に形成したことを特徴とす
る半導体装置である。
上に設定されたウエル形成領域に、少なくとも２個以上
の相互に異なった第１，第２導電型の各ウエルを隣接し
て有する半導体装置において、前記個々の各ウエルの相
互間を表面段差のない平坦面に形成したことを特徴とす
る半導体装置である。
【００１５】また、この発明は、半導体基板の主面上に
設定されたウエル形成領域に、少なくとも２個以上の相
互に異なった第１，第２導電型の各ウエルを隣接して有
する半導体装置の製造方法であって、前記設定されたウ
エル形成領域の全面に対し、第１導電型の不純物を注入
する第１の工程と、前記不純物注入領域のうち、所定の
第１導電型不純物注入領域を第１のレジストパターンに
よって、また、マスク合わせなどのための基準となる領
域を第２のレジストパターンによってそれぞれに覆う第
２の工程と、少なくとも前記第１のレジストパターンを
マスクに用い、当該第１のレジストパターンによって覆
われていない領域に対し、第２導電型の不純物を注入す
る第３の工程と、前記第１のレジストパターンによって
覆った領域を含み、かつ前記第２のレジストパターンに
よって覆った領域を除くウエル形成領域の全面を第３の
レジストパターンによって覆う第４の工程と、前記第２
のレジストパターンをマスクにしたエッチングにより、
前記基準領域に基準パターンを形成する第５の工程と、
前記各レジストパターンを除去した後、前記第１，第２
導電型の各不純物注入領域に注入されたそれぞれの不純
物を当該各領域内に拡散させて第１，第２導電型の各ウ
エルを形成させる第６の工程とを少なくとも備え、前記
第１，第２導電型の各ウエルの相互間を表面段差のない
平坦面に形成することを特徴とする半導体装置の製造方
法である。
設定されたウエル形成領域に、少なくとも２個以上の相
互に異なった第１，第２導電型の各ウエルを隣接して有
する半導体装置の製造方法であって、前記設定されたウ
エル形成領域の全面に対し、第１導電型の不純物を注入
する第１の工程と、前記不純物注入領域のうち、所定の
第１導電型不純物注入領域を第１のレジストパターンに
よって、また、マスク合わせなどのための基準となる領
域を第２のレジストパターンによってそれぞれに覆う第
２の工程と、少なくとも前記第１のレジストパターンを
マスクに用い、当該第１のレジストパターンによって覆
われていない領域に対し、第２導電型の不純物を注入す
る第３の工程と、前記第１のレジストパターンによって
覆った領域を含み、かつ前記第２のレジストパターンに
よって覆った領域を除くウエル形成領域の全面を第３の
レジストパターンによって覆う第４の工程と、前記第２
のレジストパターンをマスクにしたエッチングにより、
前記基準領域に基準パターンを形成する第５の工程と、
前記各レジストパターンを除去した後、前記第１，第２
導電型の各不純物注入領域に注入されたそれぞれの不純
物を当該各領域内に拡散させて第１，第２導電型の各ウ
エルを形成させる第６の工程とを少なくとも備え、前記
第１，第２導電型の各ウエルの相互間を表面段差のない
平坦面に形成することを特徴とする半導体装置の製造方
法である。
【００１６】
【作用】従って、この発明においては、隣接して形成さ
れる第１，第２導電型の各ウエル相互間の表面段差が解
消されるために、後工程で形成されるレジストパターン
の膜厚を均一化でき、当該レジストパターンの幅を所定
通りに設定し得るのである。
れる第１，第２導電型の各ウエル相互間の表面段差が解
消されるために、後工程で形成されるレジストパターン
の膜厚を均一化でき、当該レジストパターンの幅を所定
通りに設定し得るのである。
【００１７】
【実施例】以下，この発明に係る半導体装置，およびそ
の製造方法の一実施例につき、図１を参照して詳細に説
明する。
の製造方法の一実施例につき、図１を参照して詳細に説
明する。
【００１８】図１(a) ないし(e) はこの発明の一実施例
を適用した半導体装置，およびその製造方法，こゝで
は、ＣＭＯＳにおける隣接した２つの相互に異なる導電
型の不純物拡散層である各ウエルの形成方法の主要な工
程を順次模式的に示すそれぞれに断面図である。
を適用した半導体装置，およびその製造方法，こゝで
は、ＣＭＯＳにおける隣接した２つの相互に異なる導電
型の不純物拡散層である各ウエルの形成方法の主要な工
程を順次模式的に示すそれぞれに断面図である。
【００１９】すなわち、この実施例方法の２つの相互に
異なった各ウエルを有するＣＭＯＳにおいては、まず最
初に、半導体基板２１の主面上に設定されたウエル形成
領域に対し、１×１０13cm-2程度のボロン（この場合，
第１導電型の不純物に対応する）２２をイオン注入して
Ｐ型不純物層２３を形成する（図１(a))。
異なった各ウエルを有するＣＭＯＳにおいては、まず最
初に、半導体基板２１の主面上に設定されたウエル形成
領域に対し、１×１０13cm-2程度のボロン（この場合，
第１導電型の不純物に対応する）２２をイオン注入して
Ｐ型不純物層２３を形成する（図１(a))。
【００２０】また、写真製版法を用い、前記Ｐ型不純物
層２３上にあって、後にＰ型ウエルとなる領域対応の部
分を第１のレジストパターン２４によって覆うと共に、
同時に、次工程以降のマスク合わせなどの基準となるア
ライメントパターンを得るための第２のレジストパター
ン２５を形成した上で、これらの各パターン２４，２５
をマスクにして１×１０13cm-2程度のリン（この場合，
第２導電型の不純物に対応する）２６をイオン注入して
Ｎ型不純物層２７を形成する（図１(b))。
層２３上にあって、後にＰ型ウエルとなる領域対応の部
分を第１のレジストパターン２４によって覆うと共に、
同時に、次工程以降のマスク合わせなどの基準となるア
ライメントパターンを得るための第２のレジストパター
ン２５を形成した上で、これらの各パターン２４，２５
をマスクにして１×１０13cm-2程度のリン（この場合，
第２導電型の不純物に対応する）２６をイオン注入して
Ｎ型不純物層２７を形成する（図１(b))。
【００２１】続いて、前記第１のレジストパターン２４
を含み、かつ第２のレジストパターン２５以外の領域を
第３のレジストパターン２８により覆い（図１(c))、こ
の状態で、これらの各レジストパターン２４，２５およ
び２８，特に、第２のレジストパターン２５をマスクに
して基板面をエッチングし、該当領域にアライメントパ
ターン２９を残す（図１(d))。
を含み、かつ第２のレジストパターン２５以外の領域を
第３のレジストパターン２８により覆い（図１(c))、こ
の状態で、これらの各レジストパターン２４，２５およ
び２８，特に、第２のレジストパターン２５をマスクに
して基板面をエッチングし、該当領域にアライメントパ
ターン２９を残す（図１(d))。
【００２２】その後、前記各レジストパターン２４，２
５，２８を全て除去してから、窒素雰囲気中で、１１０
０℃程度の温度により熱処理を行なうことによって、前
記Ｐ型不純物層２３に注入されたボロン，およびＮ型不
純物層２７に注入されたリンを拡散させ、該当するウエ
ル形成領域に対して、所期通りに隣接する相互の表面に
段差のないＰ型ウエル３０，およびＮ型ウエル３１をそ
れぞれに形成するのである（図１(e))。
５，２８を全て除去してから、窒素雰囲気中で、１１０
０℃程度の温度により熱処理を行なうことによって、前
記Ｐ型不純物層２３に注入されたボロン，およびＮ型不
純物層２７に注入されたリンを拡散させ、該当するウエ
ル形成領域に対して、所期通りに隣接する相互の表面に
段差のないＰ型ウエル３０，およびＮ型ウエル３１をそ
れぞれに形成するのである（図１(e))。
【００２３】従って、上記実施例方法では、Ｐ型不純物
層２３を形成した上で、このＰ型不純物層２３のＰ型ウ
エルに対応する部分上を第１のレジストパターン２４に
より覆い、その後、当該第１のレジストパターン２４の
マスクでＮ型不純物層２７を形成するようにしているの
で、結果的に、Ｐ型ウエル３０，およびＮ型ウエル３１
の相互間に表面段差を生ずる惧れがなく、また、第１の
レジストパターン２４に合わせて第２のレジストパター
ン２５を形成すると共に、Ｎ型不純物層２７上を第３の
レジストパターン２８で覆っておき、当該第２のレジス
トパターン２５をマスクにしたエッチングによって、ア
ライメントパターン２９を容易に形成し得るのである。
層２３を形成した上で、このＰ型不純物層２３のＰ型ウ
エルに対応する部分上を第１のレジストパターン２４に
より覆い、その後、当該第１のレジストパターン２４の
マスクでＮ型不純物層２７を形成するようにしているの
で、結果的に、Ｐ型ウエル３０，およびＮ型ウエル３１
の相互間に表面段差を生ずる惧れがなく、また、第１の
レジストパターン２４に合わせて第２のレジストパター
ン２５を形成すると共に、Ｎ型不純物層２７上を第３の
レジストパターン２８で覆っておき、当該第２のレジス
トパターン２５をマスクにしたエッチングによって、ア
ライメントパターン２９を容易に形成し得るのである。
【００２４】なお、上記実施例方法においては、Ｐ型不
純物層２３の形成後にＮ型不純物層２７を形成するよう
にしているが、必ずしもこの形成順序に限定されるもの
ではなく、Ｎ型不純物層の形成後にＰ型不純物層を形成
するようにしてもよいことは勿論である。
純物層２３の形成後にＮ型不純物層２７を形成するよう
にしているが、必ずしもこの形成順序に限定されるもの
ではなく、Ｎ型不純物層の形成後にＰ型不純物層を形成
するようにしてもよいことは勿論である。
【００２５】
【発明の効果】以上、実施例によって詳述したように、
この発明によれば、半導体基板の主面上に設定されたウ
エル形成領域に、少なくとも２個以上の相互に異なった
第１，第２導電型の各ウエルを隣接して有する半導体装
置において、半導体基板の主面上に設定されたウエル形
成領域に第１導電型の不純物層を形成した後、この第１
導電型の不純物層での第２導電型のウエルに対応する部
分上を第１のレジストパターンによって覆い、かつこの
第１のレジストパターンのマスクで第２導電型の不純物
層を形成するようにしているので、最終的に隣接して形
成される第１，および第２導電型の各ウエルの相互間に
表面段差を生ずる惧れがなく、これによって後工程で形
成されるレジストパターンの膜厚を均一化できて、その
パターン幅を正確に設定できるのであり、また併せて、
第１のレジストパターンと一緒に、次工程以降のマスク
合わせなどの基準となるアライメントパターンを得るた
めの第２のレジストパターンを形成すると共に、第２導
電型の不純物層上を第３のレジストパターンによって覆
っておき、当該第２のレジストパターンをマスクにした
エッチングを行なうことによって、所要のアライメント
パターンをも容易に得られるのである。
この発明によれば、半導体基板の主面上に設定されたウ
エル形成領域に、少なくとも２個以上の相互に異なった
第１，第２導電型の各ウエルを隣接して有する半導体装
置において、半導体基板の主面上に設定されたウエル形
成領域に第１導電型の不純物層を形成した後、この第１
導電型の不純物層での第２導電型のウエルに対応する部
分上を第１のレジストパターンによって覆い、かつこの
第１のレジストパターンのマスクで第２導電型の不純物
層を形成するようにしているので、最終的に隣接して形
成される第１，および第２導電型の各ウエルの相互間に
表面段差を生ずる惧れがなく、これによって後工程で形
成されるレジストパターンの膜厚を均一化できて、その
パターン幅を正確に設定できるのであり、また併せて、
第１のレジストパターンと一緒に、次工程以降のマスク
合わせなどの基準となるアライメントパターンを得るた
めの第２のレジストパターンを形成すると共に、第２導
電型の不純物層上を第３のレジストパターンによって覆
っておき、当該第２のレジストパターンをマスクにした
エッチングを行なうことによって、所要のアライメント
パターンをも容易に得られるのである。
【図１】この発明の一実施例を適用したＣＭＯＳにおけ
る隣接した２つの相互に異なる導電型の不純物拡散層で
ある各ウエルの形成方法の主要な工程を順次模式的に示
すそれぞれに断面図である。
る隣接した２つの相互に異なる導電型の不純物拡散層で
ある各ウエルの形成方法の主要な工程を順次模式的に示
すそれぞれに断面図である。
【図２】従来のＣＭＯＳにおける隣接した２つの相互に
異なる導電型の各ウエルの形成方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
異なる導電型の各ウエルの形成方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
【図３】レジスト膜厚とレジストパターン幅との関係を
示すグラフである。
示すグラフである。
２１ 半導体基板 ２２ ボロン（Ｐ型不純物） ２３ Ｐ型不純物層 ２４ 第１のレジストパターン ２５ 第２のレジストパターン ２６ リン（Ｎ型不純物） ２７ Ｎ型不純物層 ２８ 第３のレジストパターン ２９ アライメントパターン ３０ Ｐ型ウエル ３１ Ｎ型ウエル
Claims (2)
- 【請求項１】 半導体基板の主面上に設定されたウエル
形成領域に、少なくとも２個以上の相互に異なった第
１，第２導電型の各ウエルを隣接して有する半導体装置
において、 前記個々の各ウエルの相互間を表面段差のない平坦面に
形成したことを特徴とする半導体装置。 - 【請求項２】 半導体基板の主面上に設定されたウエル
形成領域に、少なくとも２個以上の相互に異なった第
１，第２導電型の各ウエルを隣接して有する半導体装置
の製造方法であって、 前記設定されたウエル形成領域の全面に対し、第１導電
型の不純物を注入する第１の工程と、 前記不純物注入領域のうち、所定の第１導電型不純物注
入領域を第１のレジストパターンによって、また、マス
ク合わせなどのための基準となる領域を第２のレジスト
パターンによってそれぞれに覆う第２の工程と、 少なくとも前記第１のレジストパターンをマスクに用
い、当該第１のレジストパターンによって覆われていな
い領域に対し、第２導電型の不純物を注入する第３の工
程と、 前記第１のレジストパターンによって覆った領域を含
み、かつ前記第２のレジストパターンによって覆った領
域を除くウエル形成領域の全面を第３のレジストパター
ンによって覆う第４の工程と、 前記第２のレジストパターンをマスクにしたエッチング
により、前記基準領域に基準パターンを形成する第５の
工程と、 前記各レジストパターンを除去した後、前記第１，第２
導電型の各不純物注入領域に注入されたそれぞれの不純
物を当該各領域内に拡散させて第１，第２導電型の各ウ
エルを形成させる第６の工程とを少なくとも備え、 前記第１，第２導電型の各ウエルの相互間を表面段差の
ない平坦面に形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338206A JPH05175441A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置，およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338206A JPH05175441A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置，およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175441A true JPH05175441A (ja) | 1993-07-13 |
Family
ID=18315926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338206A Pending JPH05175441A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置，およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309018C (zh) * | 2002-05-15 | 2007-04-04 | 日本电气株式会社 | 制造半导体器件的简化工艺 |
| US8853026B2 (en) | 2013-03-04 | 2014-10-07 | Dongbu Hitek Co., Ltd. | Semiconductor device having deep wells and fabrication method thereof |
-
1991
- 1991-12-20 JP JP3338206A patent/JPH05175441A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309018C (zh) * | 2002-05-15 | 2007-04-04 | 日本电气株式会社 | 制造半导体器件的简化工艺 |
| US8853026B2 (en) | 2013-03-04 | 2014-10-07 | Dongbu Hitek Co., Ltd. | Semiconductor device having deep wells and fabrication method thereof |
| KR101450436B1 (ko) * | 2013-03-04 | 2014-10-13 | 주식회사 동부하이텍 | 반도체 소자의 웰 형성 방법 |
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