JPH04100403A - バイナリ・トランスバーサル・フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、ディジタル多重無線装置の変調部において使用
するバイナリ・トランスバーサル・フィルタに関し、 ４　ＰＳＫ変調用バイナリ・トランスバーサル、フィル
タを多値ＱＡＭ変調用に適用しても性能か劣化せず、し
かも回路規模が大きくならない様にすることを目的とし
、 第１〜第ｎのシフトレジスト部分で構成されており、ｎ
系列のデータをデータ速度よりも所定倍数だけ高速のク
ロックを用いて対応するシフトレジスタ部分に書き込み
、並列データで出力するシフトレジスト手段と、該第１
〜第ｎのシフトレジスト部分から出力される並列データ
の取り得る全ての状態に対応する出力値が格納されてい
る第１〜第ｎのＲＯＭ部分で構成されており、入力する
並列データに対応する出力値を送出する。ＲＯＭ手段と
、該第１〜第ｎのＲＯＭ部分の出力値を１〜（１／２°
−１）倍した後、加算して加算出力を送出する加算手段
（３）と、該加算出力をアナログ値に変換した後、帯域
制限して出力するディジタル／アナログ変換手段（４）
とを有するバイナリ・トランスバーサル・フィルタにお
いて、該第１〜第ｎのＲＯＭ部分の出力値は、該加算出
力の最大値が該ディジタル／アナログ変換手段の最大値
を超えない様に、データの系列数に対応してスケーリン
グした値にするが、データの系列数が設定された時、外
部からの第１の選択信号を用いて設定された系列数の出
力値を選択して該加算手段に送出する様に構成するっ〔
産業上の利用分野つ 本発明は、例えば、デインタル多重無線装置の変調部に
おいて使用するバイナリ・トランスバーサル・フィルタ
に関するものである。

例えば、デインタル多重無線装置の変調部では入力した
ディジタル信号をバイナリ・トランスバーサル・フィル
タで帯域制限した後で、帯域制限したディジタル信号を
用いて搬送波をデインタル変調する。

この時、４　ＰＳＫ変調用バイナリ・トランスバーサル
・フィルタを多値ＱＡＭ変調用に適用しても性能か劣化
せず、しかも回路規模が太き（ならない様にすることが
必要である。

〔従来の技術］ 第９図は従来例のブロック図で、第９図（ａｌは４ＰＳ
Ｋ変調用バイナリ・トランスバーサル・フィルタ、第９
図（ｂ）は６４値ＱＡＭ変調用バイナリ・トランスバー
サル・フィルタを示し、第１Ｏ図は第９図ｆａ）の動作
説明図を示す。

以Ｆ、第１０図を参照して第９図ｔａｌの動作を説明す
る５、ここて、４　ＰＳＫ変調用の場合にはＩｃｈとＱ
ａｈの２系列のデータが入力するか、回路構成上同じ為
に１系列の構成のみを示している。

先ず、入力する直列データは１例えば第１Ｏ図■に示す
様に４倍のデータ速度を有するサンプリングクロックで
順次９例えば１５段のシフトレジスタ（以下、　ＳＲと
省略する）１１に取り込まれた後、並列データ１．、　
Ｉ２．　　・・１１５に変換されてＲＯＭ　２４に加え
られる。

ＲＯＭ　２４にはデータＩ、、　　ｌ、・・１１５の全
ての状態に対応するａｌｌ（＋ａ２１２＋ａ３１３＋”
　”　＋ａ＋ｓＩ＋５の演算結果が書き込まれているの
で、データＩ８のみか１で、他のデータが０の時は第１
０図−■に示す様な波形がＲＯＭ　２４から出力される
っまた、■のデータが連続した時は第１０図−■の波形
の重ね合わせとなる。ここで、ａｌ＋　ａ２．ａ３・・
・は予め定められた係数である。

さて、ＲＯＭ　２４の出力は９例えばＩＯビットのディ
ジタル／アナログ変換器（以下、　Ｄ／Ａ変換器と省略
する）６４でアナログ信号に変換した後、低域通過形フ
ィルタ６５でサンプリングクロックによって生ずる高調
波成分が除去されて変調器（図示せず）に加えられる。

ここで、ＲσＭ　２４の最大出力値はｌＯビットのＤ／
Ａ変換器の最大スケールに合わせているので、第１θ図
−■に示す様に開口部の上下の点は＋５１１．−５１２
に一致するが、これは量子化雑音によるＳ／Ｎ比を高（
する為である。尚、実線ａは“ｌ”の波形。

点線のｂは“Ｏ”の波形を示す。

また、第１Ｏ図−■は第９図中の低域通過形フィルタ６
５の出力のアイパターンを示し、ａは“ｌ”の波形、ｂ
は“０”の波形である。

次に、第９図（ｂ）は第９図（ａｌのバイナリ・トラン
スバーサル・フィルタ（以下、　ＢＴＦと省略する）を
６４値ＱＡＭ変調用に適用した時の回路構成である。

図に示す様に、データＩ１１１２＋　Ｉｓの３系列が入
力するので５ＲＩＩ〜１３およびＲＯＭ　２５〜２７を
各系列に対応して設ける。

この時、ＲＯＭ　２５〜ＲＯＭ　２７の出力値は２’（
ａ＋Ｌ＋　　＋ａｔＩ＋２ｎ　”　＋ａｌｓ　Ｌ’ｓ）
　＋２’（ａｌＬ＋＋ａ２ＩＢ　　”　’　＋ａｌａｌ
ｔ＋ｓ）＋２°（、ａｌｌｓ＋　＋　ａｔｌｓｔ　　・
”＋　ａ　＋　ｓ　Ｉ□５）　　　　　　　・　壷・（
１１となる。

ここで、Ｉ＋２はｌ系列２番目のデータを示し、第１項
はＲＯＭ　＋の出力、第２項はＲＯＭ２の出力、第３項
はＲＯＭ、の出力であるが、括弧の中は上記の４ＰＳＫ
変調と同じ形になる。

但し、ＲＯＭの出力は２’、　２’、　２°と重み付け
が行われているが、４　ＰＳＫ変調の場合は重み付けは
２０となっているので、２２で各係数を割れば４　ＰＳ
Ｋ変調用に構成されたＢＴＦが使用できる。

即ち、第９図（ｂ）に示す様に、　ＲＯＭ、　２５の出
力は直接、加算器６３に加えるが、ＲＯＭｚ　２６．　
ＲＯＭａ　２７の出力を割算器６１．６２で％９％して
加算器６３に加える。

そして、加算器６３で加算された加算出力は上記と同様
にｌＯビットのＤ／Ａ変換器６４．低域通過形フィルタ
６５を介して出力を取り出す。

〔発明が解決しようとする課題〕

さて、問題点の説明図である第１１図（ａ）に示す様に
、４相ＰＳＫ変調の場合にはＩｃｈまたはＱｃｈはｌ系
列のデータが入力するのでＲＯＭは１個しか使用せず、
ＲＯＭから５１２の最大出力がＤ／Ａ変換器に送出され
てもこの変換器はオーバーフローしない。

しかし、１６値ＱＡＭ変調、６４値ＱＡＭ変調の場合は
ＩｃｈまたはＱｃｈは２系列、３系列になるのでいずれ
の場合でも加算器を使用するのでＤ／Ａ変換器はオーバ
ーフローする。

そこで、オーバーフローしない様に第１１図（ｂ）に示
す様にスケーリングして１６値ＱＡＭ変調、６４値ＱＡ
Ｍ変調の出力値を％にすると、Ｉ６６値ＱＡ変調の場合
は約２．５ｄＢ　、　６４値ＱＡＭ変調の場合は約１．
２ｄＢのＳ／Ｎの劣化が生ずると云う問題点かある。

また、割算器および加算器が必要となり、４ＰＳＫ変調
の場合に比して回路規模が大きくなると云う問題もある
。

〔課題を解決する為の手段〕

第１図〜第３図は第１〜第３の本発明の原理ブロック図
を示す。

図中、■は第１〜第ｎのシフドレンスト部分で構成され
ており、ｎ系列のデータをデータ速度よりも所定倍数だ
け高速のクロックを用いて対応するシフトレジスタ部分
に書き込み、並列データで出力するシフトレジスト手段
で、２は該第１〜第ｎのシフトレジスト部分から出力さ
れる並列データの取り得る全ての状態に対応する出力値
か格納されている第１〜第ｎのＲＯＭ部分で構成されて
おり、入力する並列データに対応する出力値を送出する
ＲＯＭ手段である。

また、３は該第１〜第ｎのＲＯＭ部分の出力値を１〜（
１／２’−１）倍した後、加算して加算出力を送出する
加算手段で、４は該加算出力をアナログ値に変換した後
、帯域制限して出力するディジタル／アナログ変換手段
である。

そして、該第１〜第ｎのＲＯＭ部分の出力値は、該加算
出力の最大値が該ディジタル／アナログ変楔手段の最大
値を超えない様に、データの系列数に対応してスケーリ
ングした値にするが、データの系列数が設定された時、
外部からの第１の選択信号を用いて設定された系列数の
出力値を選択して該加算手段に送出する。

また、第２の本発明は該ＲＯＭ手段に加算手段の機能を
も含ませて外部に設けた加算手段を除去する構成にする
。

更に、第３の本発明は該第１〜第ｎのＲＯＭ部分の出力
値を複数種類のコードで書き込むと共に、該加算手段に
コード変換部分を付加する。

そして、該第１〜第ｎのＲＯＭ部分は外部からの第２の
選択信号に対応するコードの出力値を加算手段に送出し
、該加算手段は加算出力を該コード変換部分でディジタ
ル／アナログ変換手段の入力条件に対応したコードに変
換して出力する。

〔作用〕

第１の本発明は加算出力の最大値が該ディジタル／アナ
ログ変換手段の最大値以内で、しかも最大値に最も近く
なる様に、第１〜第ｎのＲＯＭ部分の出力値をデータ系
列数に対応してスケーリングする。そして、データ系列
数ｎが設定された時、外部からの第１の選択信号を用い
て設定された系列の出力値を選択して該加算手段に送出
する。

これにより、ディジタル、／アナログ変換手段の最大ス
ケールを超えたり、　Ｓ／Ｎの劣化が発生することがな
くなる。

第２の本発明は第１〜第ｎのＲＯＭ部分に加算手段の機
能も含ませて外部に設けた加算手段を除去する構成する
。これにより、多値ＱＡＭ変調の場合の回路規模が小さ
くなり、４ＰＳＫ変調の場合とほぼ回路規模が同じにな
る。

第３の本発明は第１〜第ｎのＲＯＭ部分の出力値を複数
種類のコードで書き込むと共に、該加算手段にコード変
換部分を付加する。

そして、外部からの第２の選択信号を用いて対応するコ
ードで書き込まれた出力値を選択して該加算手段に送出
する。加算手段は選択したコート化出力値を用いて割算
、加算を簡単に実行した後、該ツー１〜変換部分て加算
出力をデインタル／アナログ変換手段の入力条件に対応
したコードに変換して出力する。

〔実施例〕

第４図は第１の本発明の実施例のブロック図、第５図は
第３図の動作説明図、第６図は第２の本発明の実施例の
ブロック図、第７図は本発明の実施例のブロック図、第
８図は２の補数表示を用いた場合の割算説明図を示す。

ここで、シフトレジスタ１１〜１３はシフトド／スト手
段ｌの構成部分、ＲＯＭ２１〜２３はＲＯＭ手段２の構
成部分、鷺割算器３２．　Ｖ４割算器３１．加算器３３
は加算手段３の構成部分、Ｄ／Ａ変換器４１．低域通過
形フィルタ４２はディジタル７／アナログ変換手段４の
構成部分、ＲＯＭ　５１．　ＲＯＭ　５２はＲＯＭ手段
５の構成部分、展開算器７１．加算器７２．コード変換
器７３は加算手段７の構成部分を示す。

なお、全図を通じて同一符号は同一対象物を示す。以下
、ｎ＝３．Ｄ／Ａ変換器は１０ビツトとじて第５図を参
照して第４図の動作から説明をする。

先ず、第５図に示す様に４　ＰＳＫ変調方式の様にＩｃ
ｈ、　Ｑｃｈが１系列の時はＲＯＭは１個しか使用しな
いのでＲＯＭの最大出力値は５１２にする。

しかし、１６ＱＡｌｔ４変調方式の場合には２系列とな
り、　ＲＯＭは２個使用するので第５図に示す様なスケ
ーリングを行ってＲＯＭの最大出力値を３４１にする。

この時、加算器３３にはＲＯＭ　２１からの３４１とＲ
ＯＭ　２２からの３４１を１／２割算器３２で（昏した
１７０か印加されるので５１１となり、Ｄ／Ａ変換器は
オーバーフローすることはない。

同様（二６４　ＱＡＭ変調方式の場合はＲＯＭ　２１の
最大出力値を２９２にスケーリングして加算出力が５１
１になる様にする。なお、外部から選択信号をＲＯＭに
加えて、変調調力式に対応する出力値が選択できる様す
る。

これにより、それぞれの変調方式において低域通過形フ
ィルタ４２から送出されるアナログ信号のＳ／Ｎ劣化は
ない。

次に、第６図はＲＯＭ　５Ｌ　５２に中に割算と加算の
機能を含めたものである。ここで、図中の波形整形は上
記（１）式の演算を行うことを示している。

即ち、ＲＯＭ　５１の中の波形整形部分５１１はＳＲ１
３の出力に対応する出力値を％割算器５１３を介して加
算器５１４に加える。また、波形整形部分５１２はＳＲ
１２の出力に対応する出力値をそのまま加算器５１４に
加えて加算出力をＲＯＭ　５２の％割算部分５２３に加
える。

一方、ＲＯＭ　５２の中の波形整形部分５２２は５ＲＩ
Ｉの出力に対応する出力値をそのまま加算部分５２４に
加える。ここには、％割算部分５２３の出力も加えられ
ているので、加算して加算出力をＤ／Ａ変換器４１に送
出する。Ｄ／Ａ変換器はアナログ信号に変換した後、低
域通過形フィルタ４２を介して図示しない変調器に送出
する。

これにより、第４図と同じ構成となるが９割算器や加算
器がＲＯＭの中に設けられるので、回路規模としては大
きくならない。

尚、図に示す様に選択信号と波形整形バイパス信号を設
けて、複数種類の変調方式に対応できる様にすると共に
、波形整形部分の使用／不使用を外部から切り替えられ
る様にしである。

更に、第８図を参照して第７図の動作を説明する。一般
に、Ｄ／Ａ変換器は第７図（ａ）に示す様なストレート
バイナリが必要であるが、割算、加算などを行うには２
の補数を用いた方が簡単に行うことができる。なお、第
７図（ａ）は４　ＰＳＫ変調方式。

第７図（ｂ）はｌ　６ＱＡＭ変調方式である。

例えば、第８図（ｂ）の左側に示す様に２の補数を使用
すれば６の各を求める場合、第１ピツトｏを第２ビツト
に挿入すると共に、第２．第３ビツトを第３．第４ビツ
トに挿入すればよい。

また、第８図（ｂ）の右側に示す様に−６の％を求める
場合、上記と同様の処理を行えばよい。

更に、例えば−４＋１を求める際には１１００と０００
１を加算すると１１０１となり−３が容易に求められる
。しかし、ストレート・バイナリの場合には単純に加算
しても−３が得られず、２の補数を用いる場合よりも演
算が複雑になる。

そこで、第７図（ａ）、第７図（ｂ）に示す様にＲＯＭ
　２４〜２６の出力値をストレートバイナリと２の補数
で書き込むと共に、２の補数をストレートバイナリにコ
ード変換するコード変換部分７３を設ける。

また、ＲＯＭから所要のコード出力値を取り出すと共に
、コード変換部分の動作を制御するコード切替信号を外
部から印加する。

さて、第７図（ａ）の場合には割算、加算かないのでコ
ード切替信号はストレートバイナリを選択し。

ＲＯＭ　２４の出力値をそのままＤ／Ａ変換器４１でア
ナログ信号に変換し、低域通過形フィルタ４２を介して
帯域制限したアナログ信号を出力する。

しかし、第７図（ｂｌは１６ＱＡＭ変調方式の為に割算
。

加算が必要となる為、コード切替信号でＲＯＭ　２５゜
２６から２の補数の出力値を取り出し加算器７２．　ｙ
２割算器７１に加える。そこで、この割算器は上記の様
に割算を行って加算器に加え、”ここでＲＯＭ　２５か
らの出力値と加算して加算出力をコード変換器７３に送
出する。

コード変換器はストレートバイナリにコード変換してＤ
　／Ａ変換器４１に加えるので、ここでアナログ信号に
変換された後、低域通過形フィルタ４２を介して外部に
送出される。

即ち、４　ＰＳＫ変調用バイナリ・トランスバーサル・
フィルタを多値ＱＡＭ変調用に適用しても性能が劣化せ
ず、しかも回路規模が大きくならない。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、４ＰＳＫ変調
用バイナリ・トランスバーサル・フィルタを多値ＱＡＭ
変調用に適用しても性能が劣化せず。

しかも回路規模が大きくならないと云う効果がある。

【図面の簡単な説明】

第１図は第１の本発明の原理ブロック図、第２図は第２
の本発明の原理ブロック図、第３図は第３の本発明の原
理ブロック図、第４図は第１の本発明の実施例のブロッ
ク図、第５図は第３図の動作説明図、 第６図は第２の本発明の実施例のブロック図、第７図は
第３の本発明の実施例のブロック図、第８図は２の補数
表示を用いた場合の割算説明図、第９図は従来例のブロ
ック図、 第１０図は第９図（ａ）の動作説明図、第１１図は問題
−点の説明図を示す。 図において、 ｌはシフトレジスト手段 ２はＲＯＭ手段 ３．５．７は加算手段 ４はディジタル／アナログ変換手段を示す。 第 午 図 Ｚ（＋）扇数表ホ奢用いた場合０宮１纂説明口第　　　
δ　　図

Claims (1)

1. 【特許請求の範囲】 １、第１〜第ｎ（ｎは正の整数）のシフトレジスト部分
   で構成されており、ｎ系列のデータをデータ速度よりも
   所定倍数だけ高速のクロックを用いて対応するシフトレ
   ジスタ部分に書き込み、並列データで出力するシフトレ
   ジスト手段（１）と、該第１〜第ｎのシフトレジスト部
   分から出力される並列データの取り得る全ての状態に対
   応する出力値が格納されている第１〜第ｎのＲＯＭ部分
   で構成されており、入力する並列データに対応する出力
   値を送出するＲＯＭ手段（２）と、 該第１〜第ｎのＲＯＭ部分の出力値を１〜（１／２＾ｎ
   ＾−＾１）倍した後、加算して加算出力を送出する加算
   手段（３）と、該加算出力をアナログ値に変換した後、
   帯域制限して出力するディジタル／アナログ変換手段（
   ４）とを有するバイナリ・トランスバーサル・フィルタ
   において、 該第１〜第ｎのＲＯＭ部分の出力値は、該加算出力の最
   大値が該ディジタル／アナログ変換手段の最大値を超え
   ない様に、データの系列数に対応してスケーリングした
   値にするが、 データの系列数が設定された時、外部からの第１の選択
   信号を用いて設定された系列数の出力値を選択して該加
   算手段に送出する様に構成することを特徴とするバイナ
   リ・トランスバーサル・フィルタ。 ２、請求項１のバイナリ・トランスバーサル・フィルタ
   において、 該ＲＯＭ手段に加算手段の機能をも含ませて外部に設け
   た加算手段を除去する構成にしたことを特徴とするバイ
   ナリ・トランスバーサル・フィルタ。 ３、請求項１のバイナリ・トランスバーサル・フィルタ
   において、 該第１〜第ｎのＲＯＭ部分の出力値を複数種類のコード
   で書き込むと共に、該加算手段にコード変換部分を付加
   し、 該第１〜第ｎのＲＯＭ部分は外部からの第２の選択信号
   に対応するコードの出力値を加算手段（７）に送出し、
   該加算手段は加算出力を該コード変換部分でディジタル
   ／アナログ変換手段の入力条件に対応したコードに変換
   して該ディジタル／アナログ変換手段に出力する様にし
   たことを特徴とするバイナリ・トランスバーサル・フィ
   ルタ。