JPH04101213A - 表示メモリ制御装置 - Google Patents
表示メモリ制御装置Info
- Publication number
- JPH04101213A JPH04101213A JP21879390A JP21879390A JPH04101213A JP H04101213 A JPH04101213 A JP H04101213A JP 21879390 A JP21879390 A JP 21879390A JP 21879390 A JP21879390 A JP 21879390A JP H04101213 A JPH04101213 A JP H04101213A
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- JP
- Japan
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- memory
- data
- count register
- logical
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 57
- 230000004913 activation Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示メモリ制御装置に関するものである。
第３図は一般の表示メモリ制御装置の構成を示すブロッ
ク図である。
ク図である。
図において、第１メモリ１及び第２メモリ２に文字信号
等が格納されており、ＣＰＵ５からのコマンド信号Ｆに
より、メモリ制御回路６が第１−メモリ１および第２メ
モリ２へそれぞれのアドレス信号Ａ、Ｃを送出し、指定
したアドレスからデータ信号Ｂ、Ｄを受け、順次にその
データを論理演算する。
等が格納されており、ＣＰＵ５からのコマンド信号Ｆに
より、メモリ制御回路６が第１−メモリ１および第２メ
モリ２へそれぞれのアドレス信号Ａ、Ｃを送出し、指定
したアドレスからデータ信号Ｂ、Ｄを受け、順次にその
データを論理演算する。
メモリ制御回路６が第２メモリ２への転送先アドレス信
号Ｃ及びデータ信号りを送出することで、メモリ制御回
路６での論理演算データが第２メモリ２へ書き込まれる
。
号Ｃ及びデータ信号りを送出することで、メモリ制御回
路６での論理演算データが第２メモリ２へ書き込まれる
。
第２メモリ２から表示信号Ｅが出力装置４に与えられ、
出力装置４において文字等が出力される。
出力装置４において文字等が出力される。
メモリ制御回路６の論理演算部周辺回路構成は第３図に
示す通りである。
示す通りである。
上述した従来の表示メモリ制御装置は、例えば、第１メ
モリから読み出した罫線付き文字等を文字領域のみをビ
ット反転させ罫線を含めて他メモリ領域へ転送させる必
要がある場合に、文字と罫線を含めて一度に転送すると
罫線部分もビット反転されてしまうため、文字領域と罫
線領域を別個に転送させなければならずデータ転送時間
の増大を招く欠点がある。
モリから読み出した罫線付き文字等を文字領域のみをビ
ット反転させ罫線を含めて他メモリ領域へ転送させる必
要がある場合に、文字と罫線を含めて一度に転送すると
罫線部分もビット反転されてしまうため、文字領域と罫
線領域を別個に転送させなければならずデータ転送時間
の増大を招く欠点がある。
本発明の装置は、それぞれがドツト表現のパターン等を
２次元の配列で記憶する複数のメモリと、 これらのメモリの内、１個のメモリから１つのデータ、
１個のメモリから複数個のデータ、複数個のメモリから
それぞれ別個にデータを読み出し、読み出したデータま
たは読み出したデータ同士の論理演算データを順次指定
したメモリへ転送する表示メモリ制御装置において、 １回の起動で転送する領域を分割し、その分割した領域
に対して別個に論理演算制御するように構成されたこと
を特徴とする。
２次元の配列で記憶する複数のメモリと、 これらのメモリの内、１個のメモリから１つのデータ、
１個のメモリから複数個のデータ、複数個のメモリから
それぞれ別個にデータを読み出し、読み出したデータま
たは読み出したデータ同士の論理演算データを順次指定
したメモリへ転送する表示メモリ制御装置において、 １回の起動で転送する領域を分割し、その分割した領域
に対して別個に論理演算制御するように構成されたこと
を特徴とする。
次に本発明について図面を参照して説明する。
第２図に示したブロック図は本発明についても適用でき
る。ただし、メモリ制御回路３は第１図に示すようであ
り、第３図とは大幅に異なっている。
る。ただし、メモリ制御回路３は第１図に示すようであ
り、第３図とは大幅に異なっている。
第１図は本発明の一実施例を示し、第３図の論理演算部
周辺回路に対し機能追加をしている。
周辺回路に対し機能追加をしている。
さて、第１メモリ１には、第４図（Ａ）に例示する■の
ような文字と罫線信号が、第２メモリ２には、第４図（
Ｂ）に例示する■のような黒ベタパターンがそれぞれ記
憶されている。■のデータを第２メモリ２へ転送し、第
４図（Ｂ）に示すＯのデータを得る方法は他にもあるが
、■と■のデータを論理合成し、○データを出力させる
方法で説明する。
ような文字と罫線信号が、第２メモリ２には、第４図（
Ｂ）に例示する■のような黒ベタパターンがそれぞれ記
憶されている。■のデータを第２メモリ２へ転送し、第
４図（Ｂ）に示すＯのデータを得る方法は他にもあるが
、■と■のデータを論理合成し、○データを出力させる
方法で説明する。
第５図の（Ｘ２−Ｘｉ、Ｙ２−Ｙｌ）領域は、第４図で
示す■と■のエクスクル−シブオアの論理演算、第５図
の上記以外の領域は、第４図で示すＣ・と■をアンドす
れば得られる。
示す■と■のエクスクル−シブオアの論理演算、第５図
の上記以外の領域は、第４図で示すＣ・と■をアンドす
れば得られる。
第１図の第１演算コードレジスタ３−１へハ第１モリ△
第２メモリ（△はアンドを示す）、第２演算コードレジ
スタ３−２へは第１メモリ■第２メモリ（■はエクスク
ル−シブオアを示す）の演算コードがそれぞれＣＰＵ５
からセットされる。
第２メモリ（△はアンドを示す）、第２演算コードレジ
スタ３−２へは第１メモリ■第２メモリ（■はエクスク
ル−シブオアを示す）の演算コードがそれぞれＣＰＵ５
からセットされる。
Ｘｉベースカウントレジスタ３−５．Ｘ２ベースカウン
トレジスタ３−６．Ｘ３ベースカウントレジスタ３−７
．Ｙｌベースカウントレジスタ３−１１．Ｙ２ベースカ
ウントレジスタ３−１２゜Ｙ３ベースカウントレジスタ
３−１３へは、第５図で示すようなＸｉ、Ｘ２．Ｘ３．
Ｙｌ、Ｙ２゜Ｙ３領域の値がＣＰＵ５からセットされる
。
トレジスタ３−６．Ｘ３ベースカウントレジスタ３−７
．Ｙｌベースカウントレジスタ３−１１．Ｙ２ベースカ
ウントレジスタ３−１２゜Ｙ３ベースカウントレジスタ
３−１３へは、第５図で示すようなＸｉ、Ｘ２．Ｘ３．
Ｙｌ、Ｙ２゜Ｙ３領域の値がＣＰＵ５からセットされる
。
ＣＰＵ５からデータ転送スタートコマンドが発行される
と、第１図のＸ１カレントカウントレジスタ３−８．Ｘ
２カレントカウントレジスタ３−９、Ｘ３カレントカウ
ントレジスタ３−１０゜Ｙ１カレントカウントレジスタ
３−１４．Ｙ２カレントカウントレジスタ３−１５．Ｙ
３カレントカウントレジスタ３−１６へはそれぞれ前段
のベースカウントレジスタの値がロードされる。
と、第１図のＸ１カレントカウントレジスタ３−８．Ｘ
２カレントカウントレジスタ３−９、Ｘ３カレントカウ
ントレジスタ３−１０゜Ｙ１カレントカウントレジスタ
３−１４．Ｙ２カレントカウントレジスタ３−１５．Ｙ
３カレントカウントレジスタ３−１６へはそれぞれ前段
のベースカウントレジスタの値がロードされる。
第６図で示すＸｉ、Ｘ２．Ｘ３．Ｙｌ、Ｙ２゜Ｙ３は第
１図のそれぞれＸ１カレントカウントレジスタ３−８．
Ｘ２カレントカウントレジスタ３−９．Ｘ３カレントカ
ウントレジスタ３−１０゜Ｙ１カレントカウントレジス
タ３−１４．Ｙ２カレントカウントレジスタ３−１５．
Ｙ３カレントカウントレジスタ３−１６の出力で、第６
図のＸ１＝１．Ｘ２＝Ｏ，Ｙ１＝１．Ｙ２＝Ｏの条件、
いわゆるＸ軸方向のｄ−Ｅ間、Ｙ軸方向ｇ−ｈ間の時、
第１図のセレクト信号Ｇ＝１となりセレクタ３−３から
論理演算部３−４へ送出するデータを第１演算フードレ
ジスタ３−１から第２演算フードレジスタ３−２へ切り
替えて０る。論理演算部３−４では、第１演算コードＪ
が与えられている間、第１メモリ△第２メモリの論理演
算を実行し、第２演算コードＫが与えられると第１メモ
リ■第２メモリの演算を実行する。
１図のそれぞれＸ１カレントカウントレジスタ３−８．
Ｘ２カレントカウントレジスタ３−９．Ｘ３カレントカ
ウントレジスタ３−１０゜Ｙ１カレントカウントレジス
タ３−１４．Ｙ２カレントカウントレジスタ３−１５．
Ｙ３カレントカウントレジスタ３−１６の出力で、第６
図のＸ１＝１．Ｘ２＝Ｏ，Ｙ１＝１．Ｙ２＝Ｏの条件、
いわゆるＸ軸方向のｄ−Ｅ間、Ｙ軸方向ｇ−ｈ間の時、
第１図のセレクト信号Ｇ＝１となりセレクタ３−３から
論理演算部３−４へ送出するデータを第１演算フードレ
ジスタ３−１から第２演算フードレジスタ３−２へ切り
替えて０る。論理演算部３−４では、第１演算コードＪ
が与えられている間、第１メモリ△第２メモリの論理演
算を実行し、第２演算コードＫが与えられると第１メモ
リ■第２メモリの演算を実行する。
第１図のＸ３カレントカウントレジスタ３−１４の出力
は、Ｘ軸方向の転送を終了すると“１”′となり、Ｘ１
カレントカウントレジスタ３−８゜Ｘ２カレントカウン
トレジスタ３−９．Ｘ３カレントカウントレジスタ３−
１０は前段のベースカウントレジスタの内容がロードさ
れ次のＹ方向ラインのデータ転送に進む。Ｘ３カレント
カウントレジスタ３−１６の出力がＹ軸方向の転送を終
了すると“１゛となり、同時にＸ３カレントカウントレ
ジスタ３−１０が“１”になると、データ転送終了信号
Ｈが“１”になり、データ転送が終了する。
は、Ｘ軸方向の転送を終了すると“１”′となり、Ｘ１
カレントカウントレジスタ３−８゜Ｘ２カレントカウン
トレジスタ３−９．Ｘ３カレントカウントレジスタ３−
１０は前段のベースカウントレジスタの内容がロードさ
れ次のＹ方向ラインのデータ転送に進む。Ｘ３カレント
カウントレジスタ３−１６の出力がＹ軸方向の転送を終
了すると“１゛となり、同時にＸ３カレントカウントレ
ジスタ３−１０が“１”になると、データ転送終了信号
Ｈが“１”になり、データ転送が終了する。
以上は１回の転送に対し２種の論理演算を行うことで説
明したが、１回のデータ転送で、転送領域を複数分割し
、その分割ごとに別個に論理演算できることはもちろん
である。
明したが、１回のデータ転送で、転送領域を複数分割し
、その分割ごとに別個に論理演算できることはもちろん
である。
ここで説明したデータ転送方向は第７図の通りである。
以上説明したように、本発明はＸ軸方向、Ｙ軸方向に対
する領域を分割するカウンタ回路と論理演算を選択する
セレクタ回路を用いることにより、論理演算単位にデー
タ転送処理を制約されることなく、データ処理速度を大
幅に向上させることができる。
する領域を分割するカウンタ回路と論理演算を選択する
セレクタ回路を用いることにより、論理演算単位にデー
タ転送処理を制約されることなく、データ処理速度を大
幅に向上させることができる。
第１図は本発明の一実施例のブロック図、第２図は一般
の表示メモリ制御装置を示す図、第３図は従来例のブロ
ック図、第４図は本発明の第１メモリ、第２メモリ内デ
ータを表した図、第５図は第２メモリの論理演算後のデ
ータの拡大図、第６図は第１図で示したカレントカウン
トレジスタの出力をＸｉ、Ｘ２．Ｘ３．Ｙｌ、Ｙ２．Ｙ
３信号で表わし文字データと対応させた図、第７図はＸ
、Ｙ軸方向にメモリに対しデータ読み出し、書き込み方
向を表した図である。 １・・・第１メモリ、２・・・第２メモリ、３・・・メ
モリ制御回路、４・・・出力装置、ＣＰＵ。
の表示メモリ制御装置を示す図、第３図は従来例のブロ
ック図、第４図は本発明の第１メモリ、第２メモリ内デ
ータを表した図、第５図は第２メモリの論理演算後のデ
ータの拡大図、第６図は第１図で示したカレントカウン
トレジスタの出力をＸｉ、Ｘ２．Ｘ３．Ｙｌ、Ｙ２．Ｙ
３信号で表わし文字データと対応させた図、第７図はＸ
、Ｙ軸方向にメモリに対しデータ読み出し、書き込み方
向を表した図である。 １・・・第１メモリ、２・・・第２メモリ、３・・・メ
モリ制御回路、４・・・出力装置、ＣＰＵ。
Claims (1)
- 【特許請求の範囲】 それぞれがドット表現のパターン等を２次元の配列で記
憶する複数のメモリと、 これらのメモリの内、１個のメモリから１つのデータ、
１個のメモリから複数個のデータ、複数個のメモリから
それぞれ別個にデータを読み出し、読み出したデータま
たは読み出したデータ同士の論理演算データを順次指定
したメモリへ転送する表示メモリ制御装置において、 １回の起動で転送する領域を分割し、その分割した領域
に対して別個に論理演算制御するように構成されたこと
を特徴とする表示メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21879390A JPH04101213A (ja) | 1990-08-20 | 1990-08-20 | 表示メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21879390A JPH04101213A (ja) | 1990-08-20 | 1990-08-20 | 表示メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101213A true JPH04101213A (ja) | 1992-04-02 |
Family
ID=16725457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21879390A Pending JPH04101213A (ja) | 1990-08-20 | 1990-08-20 | 表示メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101213A (ja) |
-
1990
- 1990-08-20 JP JP21879390A patent/JPH04101213A/ja active Pending
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