JPH0410218B2 - - Google Patents
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- JPH0410218B2 JPH0410218B2 JP57082475A JP8247582A JPH0410218B2 JP H0410218 B2 JPH0410218 B2 JP H0410218B2 JP 57082475 A JP57082475 A JP 57082475A JP 8247582 A JP8247582 A JP 8247582A JP H0410218 B2 JPH0410218 B2 JP H0410218B2
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- silicon
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- molybdenum
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は、シリサイドを形成する金属材料を
用い、電極配線の接続を自己整合的に形成するよ
うにした半導体装置の製造方法に関する。
用い、電極配線の接続を自己整合的に形成するよ
うにした半導体装置の製造方法に関する。
従来の半導体装置において、シリコン基板また
はシリコン薄膜電極の電気配線接続の形成法の一
例を第１図ａ〜第１図ｅにて説明する。まず、第
１図ａに示すように、Ｐ型シリコン基板１１にリ
ンあるいはヒ素を選択的に注入してN+領域１２
を形成し、PSG膜（リンガラス膜）１３を被着
し、さらにホトレジストパターン１４を形成す
る。
はシリコン薄膜電極の電気配線接続の形成法の一
例を第１図ａ〜第１図ｅにて説明する。まず、第
１図ａに示すように、Ｐ型シリコン基板１１にリ
ンあるいはヒ素を選択的に注入してN+領域１２
を形成し、PSG膜（リンガラス膜）１３を被着
し、さらにホトレジストパターン１４を形成す
る。
次に、前記ホトレジスト１４をマスクとしてた
とえばCF4（四フツ化メタン）とH2（水素）の混合
ガスを用いてプラズマエツチングを行い、コンタ
クトホール１５を形成する（第１図ｂ）。このホ
トレジストパターン１４を除去した後、第１図ｃ
に示すように、ポリシリコン膜１６を被着する。
とえばCF4（四フツ化メタン）とH2（水素）の混合
ガスを用いてプラズマエツチングを行い、コンタ
クトホール１５を形成する（第１図ｂ）。このホ
トレジストパターン１４を除去した後、第１図ｃ
に示すように、ポリシリコン膜１６を被着する。
さらに、第１図ｄに示すように、ホトレジスト
パターン１７を形成後、前記ホトレジストパター
ン１７をマスクとして、ポリシリコン膜１６を、
たとえばCF4とO2（酸素）の混合ガスを用いてプ
ラズマエツチングを行い、電極配線パターンを形
成する。（第１図ｅ）。
パターン１７を形成後、前記ホトレジストパター
ン１７をマスクとして、ポリシリコン膜１６を、
たとえばCF4とO2（酸素）の混合ガスを用いてプ
ラズマエツチングを行い、電極配線パターンを形
成する。（第１図ｅ）。
以上の電極配線接続の形成法では、前記ポリシ
リコン膜１６上のホトレジストパターン１７が、
コンタクトホール１５を完全に被覆しない場合
（第２図ａ）、ポリシリコン膜１６のエツチングの
際にコンタクトホール１５の開孔底部が露出し、
N+領域１２がエツチングされて素子の電気的特
性を悪くするなどの問題があるため（第２図ｂ）、
電極配線パターンはコンタクトホールを完全に被
覆するように、位置合せのずれや電極配線のパタ
ーン変換差を考慮してコンタクトホールよりも約
1μｍ以上大きく設計する必要があり、高集積化
の妨げになつていた。
リコン膜１６上のホトレジストパターン１７が、
コンタクトホール１５を完全に被覆しない場合
（第２図ａ）、ポリシリコン膜１６のエツチングの
際にコンタクトホール１５の開孔底部が露出し、
N+領域１２がエツチングされて素子の電気的特
性を悪くするなどの問題があるため（第２図ｂ）、
電極配線パターンはコンタクトホールを完全に被
覆するように、位置合せのずれや電極配線のパタ
ーン変換差を考慮してコンタクトホールよりも約
1μｍ以上大きく設計する必要があり、高集積化
の妨げになつていた。
この発明は、上記従来の欠点を除去するために
なされたもので、コンタクトホールに対する、電
極配線の余裕を減少し、集積度の向上をはかるこ
とのできる半導体装置の製造方法を提供すること
を目的とする。
なされたもので、コンタクトホールに対する、電
極配線の余裕を減少し、集積度の向上をはかるこ
とのできる半導体装置の製造方法を提供すること
を目的とする。
以下、この発明の半導体装置の製造方法の実施
例について図面に基づき説明する。第３図ａ〜第
３図ｅはその実施例の工程説明図である。この第
３図ａ〜第３図ｅにおいて、第１図ａ〜第１図ｅ
および第２図ａ、第２図ｂと同一部分には同一符
号を付して述べることにする。
例について図面に基づき説明する。第３図ａ〜第
３図ｅはその実施例の工程説明図である。この第
３図ａ〜第３図ｅにおいて、第１図ａ〜第１図ｅ
および第２図ａ、第２図ｂと同一部分には同一符
号を付して述べることにする。
まず、第３図ａに示すように、Ｐ型シリコン基
板１１上にＮ型不純物として、たとえばヒ素を注
入して電気接続をとるためのN+領域１２を形成
し、その上にPSG膜（リンガラス膜）１３を厚
さ0.6μｍ（ミクロン）被着し、さらにその上にホ
トレジストたとえばAZ1350を用いて、厚さ1μｍ
のコンタクトホール用のレジストマスクパターン
１４を形成する。
板１１上にＮ型不純物として、たとえばヒ素を注
入して電気接続をとるためのN+領域１２を形成
し、その上にPSG膜（リンガラス膜）１３を厚
さ0.6μｍ（ミクロン）被着し、さらにその上にホ
トレジストたとえばAZ1350を用いて、厚さ1μｍ
のコンタクトホール用のレジストマスクパターン
１４を形成する。
次に、このレジストマスクパターン１４をエツ
チングマスクとして第３図ｂのようにPSG膜１
３をエツチングしコンタクトホール１５を開孔
し、レジストマスクパターン１４を除去する。
チングマスクとして第３図ｂのようにPSG膜１
３をエツチングしコンタクトホール１５を開孔
し、レジストマスクパターン１４を除去する。
次に、電極配線材料として第３図ｃのように、
モリブデン膜１９を厚さ0.6μｍ被着し、その上
に、厚さ0.2μｍのシリコン窒化膜２０を被着し、
さらにその上にホトレジストたとえばAZ1370を
用いて厚さ1μｍの電極配線用のレジストマスク
パターン２１を形成する。
モリブデン膜１９を厚さ0.6μｍ被着し、その上
に、厚さ0.2μｍのシリコン窒化膜２０を被着し、
さらにその上にホトレジストたとえばAZ1370を
用いて厚さ1μｍの電極配線用のレジストマスク
パターン２１を形成する。
次に、シリコン窒化膜２０をエツチングし、さ
らにレジストマスクパターン２１を除去する（第
３図ｄ）。これを酸素５／min流した高温酸化
炉中でたとえば1000℃で約１時間熱処理を行う
と、第３図ｅのように、N+領域１２と接触する
モリブデン膜１９はシリコンと反応してモリブデ
ンシリサイド２２を形成し、一方N+領域１２と
接触せず、かつシリコン窒化膜２０にも被覆され
ていないモリブデン膜１９は熱酸化され、昇華す
る。
らにレジストマスクパターン２１を除去する（第
３図ｄ）。これを酸素５／min流した高温酸化
炉中でたとえば1000℃で約１時間熱処理を行う
と、第３図ｅのように、N+領域１２と接触する
モリブデン膜１９はシリコンと反応してモリブデ
ンシリサイド２２を形成し、一方N+領域１２と
接触せず、かつシリコン窒化膜２０にも被覆され
ていないモリブデン膜１９は熱酸化され、昇華す
る。
以上の工程により、N+領域１２と電気的に接
続したモリブデンシリサイド２２およびモリブデ
ン膜１９からなる電極配線パターンが形成され
る。
続したモリブデンシリサイド２２およびモリブデ
ン膜１９からなる電極配線パターンが形成され
る。
以上説明したように、第１の実施例では、コン
タクトホール１５を形成した後、モリブデン膜１
９を被着した。モリブデンは熱酸化すると酸化モ
リブデンとなるが、酸化モリブデンは約800℃で
昇華する。また、シリコン膜と接触したモリブデ
ンは約500℃以上の温度でシリコンと反応し、モ
リブデンシリサイド２２を形成するが、モリブデ
ンシリサイド２２は熱酸化を行なつても、表面に
酸化シリコン膜を形成し、モリブデシリサイドは
変化しない。
タクトホール１５を形成した後、モリブデン膜１
９を被着した。モリブデンは熱酸化すると酸化モ
リブデンとなるが、酸化モリブデンは約800℃で
昇華する。また、シリコン膜と接触したモリブデ
ンは約500℃以上の温度でシリコンと反応し、モ
リブデンシリサイド２２を形成するが、モリブデ
ンシリサイド２２は熱酸化を行なつても、表面に
酸化シリコン膜を形成し、モリブデシリサイドは
変化しない。
このため、第３図ｄの構造体を酸素雰囲気中で
高温処理すると、コンタクトホール１５の底部で
モリブデンとシリコンが反応し、モリブデンシリ
サイド２２を形成する。シリコン窒化膜２０に被
覆されるモリブデン膜１９は酸化されないが、シ
リコン窒化膜２０に被覆されないモリブデンは酸
化され、昇華する。
高温処理すると、コンタクトホール１５の底部で
モリブデンとシリコンが反応し、モリブデンシリ
サイド２２を形成する。シリコン窒化膜２０に被
覆されるモリブデン膜１９は酸化されないが、シ
リコン窒化膜２０に被覆されないモリブデンは酸
化され、昇華する。
この発明の製造方法によれば、たとえば、第４
図に示すごとく電極配線形成用のレジストマスク
パターン２１がコンタクトホール１５を完全に被
覆しない（第４図ａ）の場合でも、コンタクトホ
ール１５の開孔底部はモリブデンシリサイド２２
が形成され、さらに露出したモリブデンシリサイ
ド膜２２の表面には、第４図ｂのように酸化シリ
コン膜２３が形成されるので、N+領域１２が露
出することがなく素子の電気的特性の劣化などが
ない。
図に示すごとく電極配線形成用のレジストマスク
パターン２１がコンタクトホール１５を完全に被
覆しない（第４図ａ）の場合でも、コンタクトホ
ール１５の開孔底部はモリブデンシリサイド２２
が形成され、さらに露出したモリブデンシリサイ
ド膜２２の表面には、第４図ｂのように酸化シリ
コン膜２３が形成されるので、N+領域１２が露
出することがなく素子の電気的特性の劣化などが
ない。
したがつて、電極配線のコンタクトホールに対
する余裕を減少できるのでコンタクトホール上の
電極配線の線幅を従来より約1μｍ縮少可能とな
り、素子の高集積化がはかれる。
する余裕を減少できるのでコンタクトホール上の
電極配線の線幅を従来より約1μｍ縮少可能とな
り、素子の高集積化がはかれる。
また、モリブデンはポリシリコンに対し、抵抗
率が約10分の１以下であるため電極配線抵抗が小
さくなる利点もある。
率が約10分の１以下であるため電極配線抵抗が小
さくなる利点もある。
この発明の第２の実施例として、MOSトラン
ジスタの電極配線に応用した例を第５図に示す。
第５図ａのように、Ｐ型シリコン基板１１上に
0.05μｍの厚さの熱酸化膜（酸化シリコン膜）２
３を形成し、ポリシリコンを用いて厚さ0.2μｍの
ゲート電極２４を形成し、ヒ素をＰ型シリコン基
板１１上に注入してN+領域１２を形成し、その
上に厚さ0.6μｍのPSG膜１３を被着してコンタク
トホール１５を開孔する。
ジスタの電極配線に応用した例を第５図に示す。
第５図ａのように、Ｐ型シリコン基板１１上に
0.05μｍの厚さの熱酸化膜（酸化シリコン膜）２
３を形成し、ポリシリコンを用いて厚さ0.2μｍの
ゲート電極２４を形成し、ヒ素をＰ型シリコン基
板１１上に注入してN+領域１２を形成し、その
上に厚さ0.6μｍのPSG膜１３を被着してコンタク
トホール１５を開孔する。
次に、厚さ0.6μｍのモリブデン膜１９を全面に
被着し、さらにモリブデン膜１９上に厚さ0.2μｍ
のシリコン窒化膜２０を形成し、シリコン窒化膜
２０をパタニングする（第５図ｂ）。
被着し、さらにモリブデン膜１９上に厚さ0.2μｍ
のシリコン窒化膜２０を形成し、シリコン窒化膜
２０をパタニングする（第５図ｂ）。
次に、これを酸素雰囲気中で1000℃１時間の熱
所を行う。N+領域１２およびポリシリコンゲー
ト電極２４と接触するモリブデン膜１９はシリコ
ン窒化膜２０と反応し、モリブデンシリサイド２
２を形成し、同時にシリコン窒化膜２０に被覆さ
れず表面に露出するモリブデン膜１９が酸化さ
れ、昇華する。そして、シリコン窒化膜２０を除
去して電極配線パターンが形成される（第５図
ｃ）。
所を行う。N+領域１２およびポリシリコンゲー
ト電極２４と接触するモリブデン膜１９はシリコ
ン窒化膜２０と反応し、モリブデンシリサイド２
２を形成し、同時にシリコン窒化膜２０に被覆さ
れず表面に露出するモリブデン膜１９が酸化さ
れ、昇華する。そして、シリコン窒化膜２０を除
去して電極配線パターンが形成される（第５図
ｃ）。
この第２の実施例においても、第１の実施例と
同様に電極配線形成用のレジストパターンはコン
タクトホール１５を完全に被覆する必要がないの
で、電極配線パターンの線幅を縮少でき、素子の
高集積化がはかれる。
同様に電極配線形成用のレジストパターンはコン
タクトホール１５を完全に被覆する必要がないの
で、電極配線パターンの線幅を縮少でき、素子の
高集積化がはかれる。
以上のように、この発明の半導体装置の製造方
法によれば、シリコン層の表面に形成した絶縁層
に開孔して開孔部を形成し、この開孔部を含む上
面にシリコン元素と化合物を形成する金属層を形
成し、この金属層の表面に耐酸化層を選択的に形
成して熱処理を行うことにより開孔部内の金属層
をシリコン化合物に変換し、耐酸化層の被覆され
ない金属層を酸化して蒸発させることにより除去
するようにしたので、マスクずれが生じた場合で
も、開孔部（コンタクトホール）底部のシリコン
層が露出するのを防止でき、その結果として電極
配線パターンの線幅を縮少でき、素子の高集積化
が可能となる。
法によれば、シリコン層の表面に形成した絶縁層
に開孔して開孔部を形成し、この開孔部を含む上
面にシリコン元素と化合物を形成する金属層を形
成し、この金属層の表面に耐酸化層を選択的に形
成して熱処理を行うことにより開孔部内の金属層
をシリコン化合物に変換し、耐酸化層の被覆され
ない金属層を酸化して蒸発させることにより除去
するようにしたので、マスクずれが生じた場合で
も、開孔部（コンタクトホール）底部のシリコン
層が露出するのを防止でき、その結果として電極
配線パターンの線幅を縮少でき、素子の高集積化
が可能となる。
第１図ａないし第１図ｅはそれぞれ従来の半導
体装置の製造方法の工程説明図、第２図ａおよび
第２図ｂはそれぞれ従来の半導体装置の製造方法
の問題点を示す半導体装置の断面図、第３図ａな
いし第３図ｅおよび第４図ａ、第４図ｂはそれぞ
れこの発明の半導体装置の製造方法の一実施例の
工程説明図、第５図ａないし第５図ｃはそれぞれ
この発明の半導体装置の製造方法の他の実施例の
工程説明図である。 １１……Ｐ型シリコン基板、１２……N+領域、
１３……PSG膜、１４……レジストマスクパタ
ーン、１５……コンタクトホール、１６……ポリ
シリコン膜、１９……モリブデン膜、２０……シ
リコン窒化膜、２１……レジストマスクパター
ン、２２……モリブデンシリサイド、２３……酸
化シリコン膜、２４……ポリシリコンゲート電
極。
体装置の製造方法の工程説明図、第２図ａおよび
第２図ｂはそれぞれ従来の半導体装置の製造方法
の問題点を示す半導体装置の断面図、第３図ａな
いし第３図ｅおよび第４図ａ、第４図ｂはそれぞ
れこの発明の半導体装置の製造方法の一実施例の
工程説明図、第５図ａないし第５図ｃはそれぞれ
この発明の半導体装置の製造方法の他の実施例の
工程説明図である。 １１……Ｐ型シリコン基板、１２……N+領域、
１３……PSG膜、１４……レジストマスクパタ
ーン、１５……コンタクトホール、１６……ポリ
シリコン膜、１９……モリブデン膜、２０……シ
リコン窒化膜、２１……レジストマスクパター
ン、２２……モリブデンシリサイド、２３……酸
化シリコン膜、２４……ポリシリコンゲート電
極。
Claims (1)
- 【特許請求の範囲】 １ シリコン層表面に絶縁層を形成する工程と、
前記絶縁層に開孔部を形成して前記シリコン層の
表面を露出させる工程と、前記絶縁層の表面およ
び前記開孔部内の前記シリコン層の露出表面上に
シリコン元素と化合物を形成する金属層を形成す
る工程と、前記開孔部上を含む電極配線形成部分
の前記金属層表面に耐酸化層を選択的に形成する
工程と、前記工程で得られた構造体を酸素雰囲気
中で加熱することにより、前記開孔部内の前記金
属層をシリコン化合物に変換すると同時に、前記
耐酸化層に被覆されない前記金属層を酸化し昇華
させ除去する工程とを含む半導体装置の製造方
法。 ２ 金属層がモリブデンであり、かつ前記耐酸化
層が窒化シリコンであることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082475A JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082475A JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200531A JPS58200531A (ja) | 1983-11-22 |
| JPH0410218B2 true JPH0410218B2 (ja) | 1992-02-24 |
Family
ID=13775532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082475A Granted JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200531A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120672B2 (ja) * | 1986-01-28 | 1995-12-20 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537276A (en) * | 1976-07-08 | 1978-01-23 | Kato Giichirou | Ddc bias type field strength measuring instrument |
| JPS56158454A (en) * | 1980-05-12 | 1981-12-07 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1982
- 1982-05-18 JP JP57082475A patent/JPS58200531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200531A (ja) | 1983-11-22 |
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