JPS58200531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58200531A JPS58200531A JP57082475A JP8247582A JPS58200531A JP S58200531 A JPS58200531 A JP S58200531A JP 57082475 A JP57082475 A JP 57082475A JP 8247582 A JP8247582 A JP 8247582A JP S58200531 A JPS58200531 A JP S58200531A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、シリサイドを形成する金属材料を用い、電
極配線の接続を自己整合的に形成するようにじた半導体
装置の製造方法に関する。
極配線の接続を自己整合的に形成するようにじた半導体
装置の製造方法に関する。
従来の半導体装置において、シリコン基板またはシリコ
ン薄膜電極の電気配線接続の形成法の一例を第１図（荀
〜第１図（・）にて説明する。まず、第１図（荀に示す
ように、Ｐ型シリコン基板１１にリンあるい拡ヒ素を選
択的に注入してＮ＋領域１２を形成し、ＰＳＧ膜（リン
ガラス膜）１３を被着し、サラにホトレジストパターン
１４ｆ：形成する。
ン薄膜電極の電気配線接続の形成法の一例を第１図（荀
〜第１図（・）にて説明する。まず、第１図（荀に示す
ように、Ｐ型シリコン基板１１にリンあるい拡ヒ素を選
択的に注入してＮ＋領域１２を形成し、ＰＳＧ膜（リン
ガラス膜）１３を被着し、サラにホトレジストパターン
１４ｆ：形成する。
次に、前記ホトレジスト１４をマスクとしてたとえばＣ
Ｆ４（四フッ化メタン）と＆（水素）の混合ガスを用い
てプラズマエツチングを行い、コンタクトホール１５ｔ
−形成する（第１図（ｂ））。このホトレジストパター
ン１４ｔ−除去した後、第１図（ｅ）に示すように、ポ
リシリコン膜１６會被着する。
Ｆ４（四フッ化メタン）と＆（水素）の混合ガスを用い
てプラズマエツチングを行い、コンタクトホール１５ｔ
−形成する（第１図（ｂ））。このホトレジストパター
ン１４ｔ−除去した後、第１図（ｅ）に示すように、ポ
リシリコン膜１６會被着する。
さらに、第１図（ｄ）に示すように、ホトレジストパタ
ーン１７金形成後、前記ホトレジスト／（夕〜ン１７を
マスクとして、ポリシリコン膜１６を、たとえばＣＦａ
とＯＸ（酸素）の混合ガスを用いてプラズマエツチング
を行い、電極配線／（ター／全形成する（第１図（ｅ）
）。
ーン１７金形成後、前記ホトレジスト／（夕〜ン１７を
マスクとして、ポリシリコン膜１６を、たとえばＣＦａ
とＯＸ（酸素）の混合ガスを用いてプラズマエツチング
を行い、電極配線／（ター／全形成する（第１図（ｅ）
）。
以上の電極配線接続の形成法では、前記ポリシリコン膜
１６上のホトレジストパターン１７が。
１６上のホトレジストパターン１７が。
コンタクトホール１５を完全に被覆しない場合（第２図
（１ｋ））、ポリシリコン膜１６のエツチングの際にコ
ンタクトホール１５の開孔底部が露出し、Ｎ＋領域１２
がエツチングされて素子の電気的特性を悪くするなどの
問題があるため（第２図（ｂ））、電極配線パターンは
コンタクトホールを完全に被覆するように、位置合せの
ずれや電極配線のパターン変換差を考慮してコンタクト
ホールよシモ約１μｍ以上大きく設計する必要があり１
高集積化の妨げになっていた。
（１ｋ））、ポリシリコン膜１６のエツチングの際にコ
ンタクトホール１５の開孔底部が露出し、Ｎ＋領域１２
がエツチングされて素子の電気的特性を悪くするなどの
問題があるため（第２図（ｂ））、電極配線パターンは
コンタクトホールを完全に被覆するように、位置合せの
ずれや電極配線のパターン変換差を考慮してコンタクト
ホールよシモ約１μｍ以上大きく設計する必要があり１
高集積化の妨げになっていた。
この発明は、上記従来の欠点を除去するためになされた
もので、コンタクトホールに対する、電極配線の余裕を
減少し、集積度の向上ｔａかることのできる半導体装置
の製造方法を提供することを目的とする。
もので、コンタクトホールに対する、電極配線の余裕を
減少し、集積度の向上ｔａかることのできる半導体装置
の製造方法を提供することを目的とする。
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第３図（＆）〜第３図’（ｅ
） Ｆｉその実施例の工程説明図である。この第３じ（
ａ）゛〜第３図（ｅ）において、第１図（＆）〜第１図
（ｅ）および第２図（１）、第２図（ｂ）と同一部分に
は同一符号を付して述べることにする。
て図面に基づき説明する。第３図（＆）〜第３図’（ｅ
） Ｆｉその実施例の工程説明図である。この第３じ（
ａ）゛〜第３図（ｅ）において、第１図（＆）〜第１図
（ｅ）および第２図（１）、第２図（ｂ）と同一部分に
は同一符号を付して述べることにする。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板ｌ
ｌ上にＮ型不純物として、たとえばヒ素を注入して電気
接続をとる危めのＮ＋領域１２を形成し、その上にＰＳ
Ｇ膜（リンガラス膜）１３’ｉ厚さ０．６μｍ（ミクロ
ン）被着し、さらにその上にホトレジストたとえばＡＺ
１３５０を用いて、厚さ１μｍのコンタクトホール用の
レジストマスクパターン１４を形成する。
ｌ上にＮ型不純物として、たとえばヒ素を注入して電気
接続をとる危めのＮ＋領域１２を形成し、その上にＰＳ
Ｇ膜（リンガラス膜）１３’ｉ厚さ０．６μｍ（ミクロ
ン）被着し、さらにその上にホトレジストたとえばＡＺ
１３５０を用いて、厚さ１μｍのコンタクトホール用の
レジストマスクパターン１４を形成する。
次に、このレジストマスクパターン１４をエツチングマ
スクとして嬉３図（ｂ）のようにＰＳＧ膜１膜管３ツチ
ングしてコンタクトホール１５全開孔し、レジストマス
クパターン１４ｔ−除去する。
スクとして嬉３図（ｂ）のようにＰＳＧ膜１膜管３ツチ
ングしてコンタクトホール１５全開孔し、レジストマス
クパターン１４ｔ−除去する。
次に、電極配線材料として第３図（Ｃ）のように、モリ
ブデン膜１９を厚さ０．６μｍ被着し、その上に、厚さ
０．２μｍのシリコン窒化膜２０を被着し、さらにその
上にホトレジストたとえばＡＺ１３７０金月いて厚さ１
μｍの電極配線用のレジストマスクパターン２１を形成
する。
ブデン膜１９を厚さ０．６μｍ被着し、その上に、厚さ
０．２μｍのシリコン窒化膜２０を被着し、さらにその
上にホトレジストたとえばＡＺ１３７０金月いて厚さ１
μｍの電極配線用のレジストマスクパターン２１を形成
する。
次に、シリコン窒化膜２０をエツチングし、さらにホト
レジストマスクパターン２１を除去する（第３図（ｄ）
）。こ−れを酸素５ Ｌ ／ ｍｔｎ流した高温酸化炉
中でたとえば１０００℃で約１時間熱処理を行うと、第
３図（ｅ）のように、Ｎ＋領域１２と接触するモリブデ
ン膜１９はシリコンと反応してモリブデンシリサイド２
２を形成し、−万Ｎ＋領域１２と接触せず、かつシリコ
ン窒化膜２０にも被覆されていないモリブデン膜１９は
熱酸化され、蒸発する。
レジストマスクパターン２１を除去する（第３図（ｄ）
）。こ−れを酸素５ Ｌ ／ ｍｔｎ流した高温酸化炉
中でたとえば１０００℃で約１時間熱処理を行うと、第
３図（ｅ）のように、Ｎ＋領域１２と接触するモリブデ
ン膜１９はシリコンと反応してモリブデンシリサイド２
２を形成し、−万Ｎ＋領域１２と接触せず、かつシリコ
ン窒化膜２０にも被覆されていないモリブデン膜１９は
熱酸化され、蒸発する。
以上の工程によシ、Ｎ＋領域１２と電気的に接続したモ
リブデンシリサイド２２およびモリブデン膜１９からな
る電極配線パターンが形成される。
リブデンシリサイド２２およびモリブデン膜１９からな
る電極配線パターンが形成される。
以上説明したように、第１の実施例では、コンタクトホ
ール１５を形成した後、モリブデン膜１９を被着し九。
ール１５を形成した後、モリブデン膜１９を被着し九。
モリブデンは熱酸化すると酸化モリブデンとなるが、酸
化モリブデンは約８００℃で昇華する。また、シリコン
膜と接触したモリブデンは約５００℃以上の温度でシリ
コンと反応し、モリブデンシリサイド２２を形成するが
、モリブデンシリサイド２２は熱酸化を行なっても、表
面に酸化シリコン膜を形成し、モリブデンシリサイドは
変化しない。
化モリブデンは約８００℃で昇華する。また、シリコン
膜と接触したモリブデンは約５００℃以上の温度でシリ
コンと反応し、モリブデンシリサイド２２を形成するが
、モリブデンシリサイド２２は熱酸化を行なっても、表
面に酸化シリコン膜を形成し、モリブデンシリサイドは
変化しない。
このため、第３図（ｄ）の構造体を酸素雰囲気中で高温
処理すると、コンタクトホール１５の底部でモリブデン
とシリコンが反応し、モリブデンシリサイド２２を形成
する。シリコン窒化膜２０に被覆されるモリブデン膜１
９は酸化されないが、シリコン窒化膜２０に被覆されな
いモリブデンは酸化され、蒸発する。
処理すると、コンタクトホール１５の底部でモリブデン
とシリコンが反応し、モリブデンシリサイド２２を形成
する。シリコン窒化膜２０に被覆されるモリブデン膜１
９は酸化されないが、シリコン窒化膜２０に被覆されな
いモリブデンは酸化され、蒸発する。
この発明の製造方法によれば、たとえば、第４図に示す
ごとく電極配線形成用のレジストマスクパターン２１が
コンタクトホール１５を完全に被覆しない（第４図（＆
））の場合でも、コンタクトホール１５の開孔底部はモ
リブデンシリサイド２２が形成され、さらに露出し九モ
リブデンシリサイド膜２２の表面には、第４図（ｂ）の
ように酸化シリコン膜２３が形成されるので、Ｎ＋領域
１２が露出することがなく素子の電気的特性の劣化など
がないＯ したがって、電極配線のコンタクトホールに対する余裕
を減少できるのでコンタクトホール上の電極配線の線幅
を従来より約１μｍ縮少可能となり、素子の高集積化が
はかれる。
ごとく電極配線形成用のレジストマスクパターン２１が
コンタクトホール１５を完全に被覆しない（第４図（＆
））の場合でも、コンタクトホール１５の開孔底部はモ
リブデンシリサイド２２が形成され、さらに露出し九モ
リブデンシリサイド膜２２の表面には、第４図（ｂ）の
ように酸化シリコン膜２３が形成されるので、Ｎ＋領域
１２が露出することがなく素子の電気的特性の劣化など
がないＯ したがって、電極配線のコンタクトホールに対する余裕
を減少できるのでコンタクトホール上の電極配線の線幅
を従来より約１μｍ縮少可能となり、素子の高集積化が
はかれる。
また、モリブデンはポリシリコンに対し、抵抗率が約１
０分の１以下であるため電極配線抵抗が小さくなる利点
もある。
０分の１以下であるため電極配線抵抗が小さくなる利点
もある。
この発明の第２の実施例として、ＭＯＳ）ランジスタの
電極配線に応用した例を第５図に示す。
電極配線に応用した例を第５図に示す。
第５図（＆）のように、Ｐ型シリコン基板１１上に０６
０５μｍの厚さの熱酸化膜（ｍ化シリコン膜）２３を形
成し、ポリシリコンを用いて厚さ０．２μｍのゲート電
極２４ｔ−形成し、ヒ素をＰ型シリコン基板１１上に注
入してＮ＋領域１２を形成し、厚さ０．６μｍのＰＳＧ
膜１３を熱酸化膜２３上に被着してコ、ト ンタクトホール１５全開孔する。
０５μｍの厚さの熱酸化膜（ｍ化シリコン膜）２３を形
成し、ポリシリコンを用いて厚さ０．２μｍのゲート電
極２４ｔ−形成し、ヒ素をＰ型シリコン基板１１上に注
入してＮ＋領域１２を形成し、厚さ０．６μｍのＰＳＧ
膜１３を熱酸化膜２３上に被着してコ、ト ンタクトホール１５全開孔する。
次に、厚さ０．６μｍのモリブデン膜１９を全面に被着
し、さらにモリブデン膜１９上に厚さ０．２μｍのシリ
コン窒化膜２０を形成し、シリコン窒化膜２０をパタニ
ングする（第５図（ｂ））。
し、さらにモリブデン膜１９上に厚さ０．２μｍのシリ
コン窒化膜２０を形成し、シリコン窒化膜２０をパタニ
ングする（第５図（ｂ））。
次に、これを酸素雰囲気中で１０００℃７時間の熱処理
を行う。Ｎ＋領域１２およびポリシリコンゲート電極２
４と接触するモリブデン膜１９はシリコン窒化膜２０と
反応し、モリブデンシダサイド２２を形成し、同時にシ
リコン窒化膜２０に被覆されず表面に露出するモリブデ
ン膜１９が酸化され、蒸発する。そして、シリコン窒化
膜２０ｔ−除去して電極配線パターンが形成される（第
５図（Ｃ））。
を行う。Ｎ＋領域１２およびポリシリコンゲート電極２
４と接触するモリブデン膜１９はシリコン窒化膜２０と
反応し、モリブデンシダサイド２２を形成し、同時にシ
リコン窒化膜２０に被覆されず表面に露出するモリブデ
ン膜１９が酸化され、蒸発する。そして、シリコン窒化
膜２０ｔ−除去して電極配線パターンが形成される（第
５図（Ｃ））。
この第２の実施例においても、第１の実施例と同様に電
極配線形成用のレジストパターンはコンタクトホール１
５ｆｆｉ完全に被覆する必要がないので、電極配線パタ
ーンの線幅を縮少でき、素子の高集積化がはかれる。
極配線形成用のレジストパターンはコンタクトホール１
５ｆｆｉ完全に被覆する必要がないので、電極配線パタ
ーンの線幅を縮少でき、素子の高集積化がはかれる。
以上のように、この発明の半導体装置の製造方法によれ
ば、シリコン層の表面に形成した絶縁層に開孔して開孔
部を形成し、この開孔部を含む上面にシリコン元素と化
合物を形成する金属層を形成し、この金属層の表面に耐
酸化層を選択的に形成して熱処理を行うことにょシ開孔
部内の金属層をシリコン化合物に変換し、耐酸化層に被
覆されない金属層を酸化して蒸発させることにょシ除去
するようにしたので、電極配線パターンの線幅を縮少で
き、素子の高集積化が可能となる。
ば、シリコン層の表面に形成した絶縁層に開孔して開孔
部を形成し、この開孔部を含む上面にシリコン元素と化
合物を形成する金属層を形成し、この金属層の表面に耐
酸化層を選択的に形成して熱処理を行うことにょシ開孔
部内の金属層をシリコン化合物に変換し、耐酸化層に被
覆されない金属層を酸化して蒸発させることにょシ除去
するようにしたので、電極配線パターンの線幅を縮少で
き、素子の高集積化が可能となる。
第１図（＆）ないし第１図（ｃｌ）はそれぞれ従来の半
導体装置の製造方法の工程説明図、第２図（＆）および
第２図（ｂ）はそれぞれ従来の半導体装置の製造方法の
問題点を示す半導体装置の断面図、第３図（ＪＬ）ない
し第３図（ｅ）および第４図（１）、第４図（ｂ）Ｆｉ
それぞれこの発明の半導体装置の製造方法の一実施例の
工程説明図、第５図（＆）ないし第５図（ｅ）はそれぞ
れこの発明の半導体装置の製造方法の他の実施例の工程
説明図である。 １１・・・Ｐ型シリコン″基板、１２・・・Ｎ＋領領域
１３・・・ＰＳＧ膜、１４・・・レジストマスクパター
ン、１５・・パコンタクトホール、１６・・・ポリシリ
コン膜、１９・・・モリブデン膜、２０・・・シリコン
窒化膜、２１°・・レジストマスクパターン、２２・・
・そりプデンシリサイド、２３・・・酸化シリコン膜、
２４・・・ポリシリコンゲート電極、 牙１図 矛 ２ＷＪ ｌ−３１１ 第３図 第４ｒＩＪ 第５１１ 手続補正書 昭和５７年９月３日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年特 許 願第 ８２４７５ 号２、発明Ｏ
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発ｒｓｏｔｐｍな説明の欄 Ｌ 補正の内容 １）明細書５頁５行「ｍｔｎ Ｊを［ｍ１ｎＪと訂正す
る。 ２）同７頁１６行「形成し、厚さ」を「形成し、その上
にｒさ」と訂正する。 ３）同７頁１７行「熱酸化膜２３上に」を削除する。 ４）同８頁６行「窒化膜２０」を削除する。
導体装置の製造方法の工程説明図、第２図（＆）および
第２図（ｂ）はそれぞれ従来の半導体装置の製造方法の
問題点を示す半導体装置の断面図、第３図（ＪＬ）ない
し第３図（ｅ）および第４図（１）、第４図（ｂ）Ｆｉ
それぞれこの発明の半導体装置の製造方法の一実施例の
工程説明図、第５図（＆）ないし第５図（ｅ）はそれぞ
れこの発明の半導体装置の製造方法の他の実施例の工程
説明図である。 １１・・・Ｐ型シリコン″基板、１２・・・Ｎ＋領領域
１３・・・ＰＳＧ膜、１４・・・レジストマスクパター
ン、１５・・パコンタクトホール、１６・・・ポリシリ
コン膜、１９・・・モリブデン膜、２０・・・シリコン
窒化膜、２１°・・レジストマスクパターン、２２・・
・そりプデンシリサイド、２３・・・酸化シリコン膜、
２４・・・ポリシリコンゲート電極、 牙１図 矛 ２ＷＪ ｌ−３１１ 第３図 第４ｒＩＪ 第５１１ 手続補正書 昭和５７年９月３日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年特 許 願第 ８２４７５ 号２、発明Ｏ
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発ｒｓｏｔｐｍな説明の欄 Ｌ 補正の内容 １）明細書５頁５行「ｍｔｎ Ｊを［ｍ１ｎＪと訂正す
る。 ２）同７頁１６行「形成し、厚さ」を「形成し、その上
にｒさ」と訂正する。 ３）同７頁１７行「熱酸化膜２３上に」を削除する。 ４）同８頁６行「窒化膜２０」を削除する。
Claims (2)
- （１）シリコン層表面に絶縁層を形成する工程と。 前記絶縁層に開孔部を形成して前記シリコン層の表、面
を露出させる工程と、前記絶縁層の表面および前記シリ
コン層の露出表面上にシリコン元素と化合物を形成する
金属層を形成する工程と、前記金属層表面に耐酸化層を
選択的に形成する工程と、前記工程で得られ次構造体を
酸素雰囲気中で加熱することにより、前記開孔部内の前
記金属層をシリコン化合物に変換して前記耐酸化層に被
覆されない前記金属層を酸化し蒸発させ除去する工程と
を含む半導体装置の製造方法。 - （２）金属層がモリブデンであり、かつ前記耐酸化層が
窒化シリコンであることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082475A JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082475A JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200531A true JPS58200531A (ja) | 1983-11-22 |
| JPH0410218B2 JPH0410218B2 (ja) | 1992-02-24 |
Family
ID=13775532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082475A Granted JPS58200531A (ja) | 1982-05-18 | 1982-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537276A (en) * | 1976-07-08 | 1978-01-23 | Kato Giichirou | Ddc bias type field strength measuring instrument |
| JPS56158454A (en) * | 1980-05-12 | 1981-12-07 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1982
- 1982-05-18 JP JP57082475A patent/JPS58200531A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537276A (en) * | 1976-07-08 | 1978-01-23 | Kato Giichirou | Ddc bias type field strength measuring instrument |
| JPS56158454A (en) * | 1980-05-12 | 1981-12-07 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410218B2 (ja) | 1992-02-24 |
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