JPH0451978B2 - - Google Patents
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- JPH0451978B2 JPH0451978B2 JP57227428A JP22742882A JPH0451978B2 JP H0451978 B2 JPH0451978 B2 JP H0451978B2 JP 57227428 A JP57227428 A JP 57227428A JP 22742882 A JP22742882 A JP 22742882A JP H0451978 B2 JPH0451978 B2 JP H0451978B2
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- Japan
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- groove
- mask
- forming
- mask material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
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- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、半導体装置の製造方法に係り、特に
半導体基板上の各素子間を電気的に絶縁分離する
ために、フイールド領域に絶縁膜を埋め込む半導
体装置の製造方法に関するものである。
半導体基板上の各素子間を電気的に絶縁分離する
ために、フイールド領域に絶縁膜を埋め込む半導
体装置の製造方法に関するものである。
［従来技術とその問題点］
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために、素子間のいわゆるフイールド領域（素
子分離領域）に厚い酸化膜を形成する事が行われ
ている。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために、素子間のいわゆるフイールド領域（素
子分離領域）に厚い酸化膜を形成する事が行われ
ている。
従来、このような酸化膜を用いる素子間分離法
として、フイールド領域のシリコン基板を一部エ
ツチングして溝を形成し、ここにCVD技術を用
いてフイールド酸化膜を平坦になるように埋め込
む方法がある。この素子間分離法は、素子分離
後、基板表面がほぼ平坦になり、しかも分離領域
の寸法は正確に形成した溝の寸法で決められるた
め、高集積化された集積回路を製作する上で非常
に有効な素子分離技術である。
として、フイールド領域のシリコン基板を一部エ
ツチングして溝を形成し、ここにCVD技術を用
いてフイールド酸化膜を平坦になるように埋め込
む方法がある。この素子間分離法は、素子分離
後、基板表面がほぼ平坦になり、しかも分離領域
の寸法は正確に形成した溝の寸法で決められるた
め、高集積化された集積回路を製作する上で非常
に有効な素子分離技術である。
第１図に従来法で形成されたMOSトランジス
タのトランジスタ幅Ｗ方向に切断した場合の断面
図を示す。すなわち、半導体基板１１に、フイー
ルド酸化膜１２とフイールド反転防止層１３とゲ
ート絶縁膜１４とゲート電極１５が形成されてお
り、基板１１上の素子分離領域のフイールド酸化
膜１２の間隔がトランジスタ幅Ｗを表わしてい
る。この図で側面１６においてはイオン注入がな
されてないため寄生チヤネルが形成されやすい。
即ちゲート電極１５によつて、側面１６の上部に
は、MOSトランジスタの本来の閾値電圧より低
いゲート電圧で寄生チヤネルが形成されてしま
う。この様子を示したのが第２図である。第２図
は試作したMOSトランジスタのサブ・スレシホ
ールド特性（10ｇ ID−VG特性）を示したもの
で、本来の特性に上記溝部側面でできる寄生ト
ランジスタの特性が加算されるため、実線で示
すようなキンクを持つた特性が現われる。このよ
うに、従来法により、上記溝部側面にできる寄生
トランジスタは、OFF状態でのリーク電流の原
因となり素子特性を劣化させる事になる。
タのトランジスタ幅Ｗ方向に切断した場合の断面
図を示す。すなわち、半導体基板１１に、フイー
ルド酸化膜１２とフイールド反転防止層１３とゲ
ート絶縁膜１４とゲート電極１５が形成されてお
り、基板１１上の素子分離領域のフイールド酸化
膜１２の間隔がトランジスタ幅Ｗを表わしてい
る。この図で側面１６においてはイオン注入がな
されてないため寄生チヤネルが形成されやすい。
即ちゲート電極１５によつて、側面１６の上部に
は、MOSトランジスタの本来の閾値電圧より低
いゲート電圧で寄生チヤネルが形成されてしま
う。この様子を示したのが第２図である。第２図
は試作したMOSトランジスタのサブ・スレシホ
ールド特性（10ｇ ID−VG特性）を示したもの
で、本来の特性に上記溝部側面でできる寄生ト
ランジスタの特性が加算されるため、実線で示
すようなキンクを持つた特性が現われる。このよ
うに、従来法により、上記溝部側面にできる寄生
トランジスタは、OFF状態でのリーク電流の原
因となり素子特性を劣化させる事になる。
この寄生トランジスタを防止するためには側面
１６での電界集中を少なくすれば良い。すなわ
ち、 側面１６に反転防止として基板と同導電型の
不純物のイオン注入をする 拡散層の周辺部のゲート酸化膜を厚くする 〃 の基板にテーパーをつける 等である。
１６での電界集中を少なくすれば良い。すなわ
ち、 側面１６に反転防止として基板と同導電型の
不純物のイオン注入をする 拡散層の周辺部のゲート酸化膜を厚くする 〃 の基板にテーパーをつける 等である。
第３図にの基板にテーパーをつけた時を示
す。この例では、基板２１にSiO2２２をマスク
にアリカリ性エツチング液（KoH等）でエツチ
ングした時のものである。この時フイールド領域
の狭い所（Ｓの寸法）が、所望のエツチング深さ
Ｈより小さい場合、所望のエツチング深さより浅
くしかエツチング出来なくなり、製造上のバラツ
キと、電気的特性のバラツキが生じそのバラツキ
も大きく素子分離領域の微細化に限度が生じる。
す。この例では、基板２１にSiO2２２をマスク
にアリカリ性エツチング液（KoH等）でエツチ
ングした時のものである。この時フイールド領域
の狭い所（Ｓの寸法）が、所望のエツチング深さ
Ｈより小さい場合、所望のエツチング深さより浅
くしかエツチング出来なくなり、製造上のバラツ
キと、電気的特性のバラツキが生じそのバラツキ
も大きく素子分離領域の微細化に限度が生じる。
また、エツチング深さが浅すぎると、フイール
ド酸化膜厚が薄くなるため配線と基板の容量が大
きくなり、半導体装置の動作速度が遅くなり、高
速性を実現出来なくなる。
ド酸化膜厚が薄くなるため配線と基板の容量が大
きくなり、半導体装置の動作速度が遅くなり、高
速性を実現出来なくなる。
［発明の目的］
本発明は寄生トランジスタの発生を防止すると
ともに素子分離領域の面積を小さくし、かつ、配
線と基板間の浮遊容量を小さくし、半導体装置の
動作速度が速い半導体装置およびその製造方法を
提供するものである。
ともに素子分離領域の面積を小さくし、かつ、配
線と基板間の浮遊容量を小さくし、半導体装置の
動作速度が速い半導体装置およびその製造方法を
提供するものである。
［発明の概要］
本発明は、素子分離領域の溝をマスク材をマス
クに基板に形成する際、溝側面が基板面に対して
所定の傾斜角をもつ斜面となるエツチングを行な
い、第１の溝を形成した後、マスク材の面積を増
加し、マスクとなる領域を広げ、この広くなつた
マスク材をマスクに第１の溝の内側に基板面とほ
ぼ垂直な第２の溝を形成した後、従来法と同様の
工程で、第１および第２の溝に絶縁膜を埋め込ん
で平坦化する。上記第１の溝側面の傾斜角は、埋
設する絶縁膜に巣が発生するのを防止し、かつ溝
にイオン注入する際に溝側面にも同時に必要なド
ーズ量でイオン注入して、側面における寄生チヤ
ネルの発生を防止するために、85度以下とするこ
とが必要であり、また微細加工による高集積化の
ために少くとも40度以上とすることが必要であ
る。
クに基板に形成する際、溝側面が基板面に対して
所定の傾斜角をもつ斜面となるエツチングを行な
い、第１の溝を形成した後、マスク材の面積を増
加し、マスクとなる領域を広げ、この広くなつた
マスク材をマスクに第１の溝の内側に基板面とほ
ぼ垂直な第２の溝を形成した後、従来法と同様の
工程で、第１および第２の溝に絶縁膜を埋め込ん
で平坦化する。上記第１の溝側面の傾斜角は、埋
設する絶縁膜に巣が発生するのを防止し、かつ溝
にイオン注入する際に溝側面にも同時に必要なド
ーズ量でイオン注入して、側面における寄生チヤ
ネルの発生を防止するために、85度以下とするこ
とが必要であり、また微細加工による高集積化の
ために少くとも40度以上とすることが必要であ
る。
［発明の効果］
本発明を行なう事により、溝側面での寄生チヤ
ネルの発生を防止して素子特性の向上を図るとと
もに信頼性も向上出来る。またフイールド領域の
大小にかかわらず、溝の深さを一定にする事が出
来るため、n+−n+間リーク電流等の素子特性の
バラツキも無くなり、また埋め込み工程が、簡易
となるとともに均一になり微細化が出来るため高
集積化が出来る。さらに、フイールド絶縁膜が厚
く形成出来るため基板とゲート電極間と基板と配
線間の容量を減少させる事が出来るため素子ある
いは回路の動作速度を高速にする事が出来る。
ネルの発生を防止して素子特性の向上を図るとと
もに信頼性も向上出来る。またフイールド領域の
大小にかかわらず、溝の深さを一定にする事が出
来るため、n+−n+間リーク電流等の素子特性の
バラツキも無くなり、また埋め込み工程が、簡易
となるとともに均一になり微細化が出来るため高
集積化が出来る。さらに、フイールド絶縁膜が厚
く形成出来るため基板とゲート電極間と基板と配
線間の容量を減少させる事が出来るため素子ある
いは回路の動作速度を高速にする事が出来る。
［発明の実施例］
本発明の一実施例について第４図を参照して詳
細に説明する。まず、例えば、比抵抗５〜10Ω−
cm程度のＰ（100）Si基板３１を用意し、その上全
面に例えば熱酸化膜３２を約200Å程度と例えば
リンを含むPoly−Si３３を約5000Å程度積層す
る。その後、写真蝕刻法によりフイールド領域と
なる部分以外の所に選択的フオトレジストを設置
し、このフオトレジストをマスクに、RIE（リア
クテイブイオンエツチング）を用いて、前記
Poly−Si３３と熱酸化膜３２をエツチングした
後、フオトレジストを除去する。その後、例えば
800〜900℃のスチーム酸化を行なう。この時、露
出したSi基板表面よりもリンを含むPoly−Siの酸
化速度が約２〜４倍速くなる。すなわち、Si基板
より、リンを含むPoly−Siに形成される酸化膜
が厚い。よつてスチーム酸化した後に、Si基板に
形成した酸化膜をエツチング除去し、Poly−Si
３３の周囲に約200Å程度のSiO2膜３４を残置さ
せる。その後、前記熱酸化膜３２およびSiO2膜
３４をマスクに例えば、KOHを含むエツチング
液を用いてSi基板３１を約57°のテーパエツチン
グして、約0.4μｍ程度エツチングする。その後
Poly−Si膜３３をマスクにフイールド反転防止
のボロンのイオン注入を行ないフイールド反転層
３５ａ，３５ｂを形成する。ボロンのイオン注入
条件は、３５ａは25KeV，１×1013ion／cm2であ
り、３５ｂは第２のSi基板エツチングで第２の溝
の底がRPとなるように加速電圧を決定する。例
えば、100KeV、１×1013／cm2である。（第４図ａ
参照） 次に例えば800〜900℃のスチーム酸化を行なう
事により、Poly−Si３３周囲にSi基板よりも厚い
酸化膜を形成した後、Si基板上の酸化膜をエツチ
ング除去して、Poly−Si３３周囲のみにSiO2膜
３６を例えば3000Å程度形成させる。その後、前
記SiO2膜３６をマスクに、例えばCF4ガスを50
c.c.／minを含むガスを流し、圧力30mmTorr程度
の条件のRIEを行なう事により、Si基板３１を垂
直にエツチングして約0.3μｍ程度の第２の溝を形
成する（第４図ｂ）。第２の溝の基板面に対する
傾斜角は70度以上、好ましくは90度とする。
細に説明する。まず、例えば、比抵抗５〜10Ω−
cm程度のＰ（100）Si基板３１を用意し、その上全
面に例えば熱酸化膜３２を約200Å程度と例えば
リンを含むPoly−Si３３を約5000Å程度積層す
る。その後、写真蝕刻法によりフイールド領域と
なる部分以外の所に選択的フオトレジストを設置
し、このフオトレジストをマスクに、RIE（リア
クテイブイオンエツチング）を用いて、前記
Poly−Si３３と熱酸化膜３２をエツチングした
後、フオトレジストを除去する。その後、例えば
800〜900℃のスチーム酸化を行なう。この時、露
出したSi基板表面よりもリンを含むPoly−Siの酸
化速度が約２〜４倍速くなる。すなわち、Si基板
より、リンを含むPoly−Siに形成される酸化膜
が厚い。よつてスチーム酸化した後に、Si基板に
形成した酸化膜をエツチング除去し、Poly−Si
３３の周囲に約200Å程度のSiO2膜３４を残置さ
せる。その後、前記熱酸化膜３２およびSiO2膜
３４をマスクに例えば、KOHを含むエツチング
液を用いてSi基板３１を約57°のテーパエツチン
グして、約0.4μｍ程度エツチングする。その後
Poly−Si膜３３をマスクにフイールド反転防止
のボロンのイオン注入を行ないフイールド反転層
３５ａ，３５ｂを形成する。ボロンのイオン注入
条件は、３５ａは25KeV，１×1013ion／cm2であ
り、３５ｂは第２のSi基板エツチングで第２の溝
の底がRPとなるように加速電圧を決定する。例
えば、100KeV、１×1013／cm2である。（第４図ａ
参照） 次に例えば800〜900℃のスチーム酸化を行なう
事により、Poly−Si３３周囲にSi基板よりも厚い
酸化膜を形成した後、Si基板上の酸化膜をエツチ
ング除去して、Poly−Si３３周囲のみにSiO2膜
３６を例えば3000Å程度形成させる。その後、前
記SiO2膜３６をマスクに、例えばCF4ガスを50
c.c.／minを含むガスを流し、圧力30mmTorr程度
の条件のRIEを行なう事により、Si基板３１を垂
直にエツチングして約0.3μｍ程度の第２の溝を形
成する（第４図ｂ）。第２の溝の基板面に対する
傾斜角は70度以上、好ましくは90度とする。
次にSiO2３６、Poly−Si３３、熱酸化膜３２
を除去した後、例えばCVD法によりSiO2膜３７
を約7000Å程度形成した後、例えば低粘度のフオ
トレジスト３８を用いて表面をほぼ平坦にする。
（第４図ｃ） その後例えばCF4ガスを用いたRIEを用いる事
によりSiO2膜３７とフオトレジスト３８のエツ
チング速度がほぼ等しいエツチング条件でエツチ
ングしてSi基板３１が露出し、かつ、第１の溝と
第２の溝がSiO2３７で埋まり、その表面がSi基
板凸部とほぼ同じ高さになるようにするその後熱
処理を行なつて、３５ａと３５ｂをつなげて、フ
イールド反転防止層３５を形成する。（第４図ｄ） その後、従来技術を用いてSi基板凸部表面を含
む所に半導体装置を形成させる。
を除去した後、例えばCVD法によりSiO2膜３７
を約7000Å程度形成した後、例えば低粘度のフオ
トレジスト３８を用いて表面をほぼ平坦にする。
（第４図ｃ） その後例えばCF4ガスを用いたRIEを用いる事
によりSiO2膜３７とフオトレジスト３８のエツ
チング速度がほぼ等しいエツチング条件でエツチ
ングしてSi基板３１が露出し、かつ、第１の溝と
第２の溝がSiO2３７で埋まり、その表面がSi基
板凸部とほぼ同じ高さになるようにするその後熱
処理を行なつて、３５ａと３５ｂをつなげて、フ
イールド反転防止層３５を形成する。（第４図ｄ） その後、従来技術を用いてSi基板凸部表面を含
む所に半導体装置を形成させる。
この方法を用いると、第２の溝は、第１の溝に
自己整合で形成出来るので、微細化が容易であ
る。また、第２の溝の寸法は、Poly−Siの酸化
膜をマスクに用いているので、横方向の寸法制御
が精密に行なえる。すなわち10Å以下の精度で第
２の溝の寸法が形成出来るので、加工寸法のバラ
ツキの問題がない。
自己整合で形成出来るので、微細化が容易であ
る。また、第２の溝の寸法は、Poly−Siの酸化
膜をマスクに用いているので、横方向の寸法制御
が精密に行なえる。すなわち10Å以下の精度で第
２の溝の寸法が形成出来るので、加工寸法のバラ
ツキの問題がない。
［発明の他の実施例］
上記方法ではリンを含むPoly−Siを用いたが、
リンと別の不純物を含んだPoly−Siを用いても
よい。たとえばボロン、ヒ素等であるさらに、
Poly−Siと同様に、化学変化（酸化等）により
マスクの面積が増えればどんな材料でもよい。例
えば、Alの場合は陽極酸化法でAl2O3に変化させ
てもよい。
リンと別の不純物を含んだPoly−Siを用いても
よい。たとえばボロン、ヒ素等であるさらに、
Poly−Siと同様に、化学変化（酸化等）により
マスクの面積が増えればどんな材料でもよい。例
えば、Alの場合は陽極酸化法でAl2O3に変化させ
てもよい。
また、第１の溝を形成する際、KOHの代わり
に、角度が自由に決定出来るRIEを用いてSiをエ
ツチングしても良い。また第５図に示すように、
フイールド領域の絶縁膜がSi基板表面よりも高く
形成されていても良い。この場合は、さらに寄生
チヤネル発生の防止には有効である。またPoly
−Si３３の酸化の条件によつては、Si基板凸部の
表面は平坦でなく曲面になる事もある。また実施
例ではｎ−MOSについて記したがｐ−chの
MOS，CMOS、バイポーラ等に使用出来る事は
言うまでもない。
に、角度が自由に決定出来るRIEを用いてSiをエ
ツチングしても良い。また第５図に示すように、
フイールド領域の絶縁膜がSi基板表面よりも高く
形成されていても良い。この場合は、さらに寄生
チヤネル発生の防止には有効である。またPoly
−Si３３の酸化の条件によつては、Si基板凸部の
表面は平坦でなく曲面になる事もある。また実施
例ではｎ−MOSについて記したがｐ−chの
MOS，CMOS、バイポーラ等に使用出来る事は
言うまでもない。
第１図は従来の方法で形成した素子のＷ方向で
の断面図、第２図は第１図の素子のID−Vg特性を
示す特性図、第３図はテーパエツチングのみを用
いた場合を示す断面図、第４図ａ〜ｄは本発明の
一実施例の工程の断面図、第５図は他の実施例を
示す断面図である。 図において、１１，２１，３１……Si基板、１
２，１４，３２，３４，３６，３７……SiO2膜、
１３，３５ａ，３５ｂ，３５……フイールド反転
防止層、１５，３３……Poly−Si、３８……フ
オトレジスト。
の断面図、第２図は第１図の素子のID−Vg特性を
示す特性図、第３図はテーパエツチングのみを用
いた場合を示す断面図、第４図ａ〜ｄは本発明の
一実施例の工程の断面図、第５図は他の実施例を
示す断面図である。 図において、１１，２１，３１……Si基板、１
２，１４，３２，３４，３６，３７……SiO2膜、
１３，３５ａ，３５ｂ，３５……フイールド反転
防止層、１５，３３……Poly−Si、３８……フ
オトレジスト。
Claims (1)
- １ 半導体基板上にマスク材を形成する工程と、
このマスク材をマスクとして前記半導体基板の
内、マスクの辺を境界としてマスクから露出する
面のみをエツチングする異方性エツチング法で半
導体基板の素子分離領域をエツチングして、基板
面に対する傾斜角が40〜85度の範囲の側面をもつ
第１の溝を形成する工程と、この第１の溝の傾斜
側面及び底面に基板と同導電型のイオン注入を行
う工程と、高加速のイオン注入を行うことにより
前記第１の溝から離れた基板深部に第１の溝表面
と相似形状の基板と同導電型の椀状断面のイオン
注入層を形成する工程と、前記マスク材を酸化す
ることによりマスク材の面積を大きくする工程
と、この拡大されたマスク材をマスクとして前記
第１の溝内に、前記椀状のイオン注入層に達し、
かつ基板面に対する傾斜角がほぼ垂直な側面をも
つ第２の溝を形成する工程と、熱処理を行うこと
により第１の溝表面に形成したイオン注入層と基
板深部に形成した椀状のイオン注入層とをつなげ
る工程と、前記第１の溝と第２の溝を埋め込む如
く絶縁膜を形成する工程と、素子領域の基板に素
子を形成する工程とを備えた事を特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227428A JPS59121848A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227428A JPS59121848A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121848A JPS59121848A (ja) | 1984-07-14 |
| JPH0451978B2 true JPH0451978B2 (ja) | 1992-08-20 |
Family
ID=16860692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227428A Granted JPS59121848A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121848A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57149750A (en) * | 1981-03-12 | 1982-09-16 | Nippon Telegr & Teleph Corp <Ntt> | Element isolating method |
-
1982
- 1982-12-28 JP JP57227428A patent/JPS59121848A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121848A (ja) | 1984-07-14 |
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