JPH04102934A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にマイクロプロ
セッサのテスト回路に関する。

〔従来の技術〕

ＩＣの信頼性加速試験のひとつにグイナミックハーンイ
ンテスト（以下ダイナミックＢＴという）がある。これ
は試験するＩＣを高電源電圧、高周囲温度の環境の下、
ＩＣの外部端子にテストパターンを印加し、内部を動作
させ、通常の使用環境下ては数十年経たないと発生しな
いような不良を数時間でＩＣに発生させるというもので
ある。

ダイナミックＢＴを実施したＩＣを選別・出荷すること
により、ＩＣの信頼性を長期に渡って保証できる。

一般にダイナミックＢＴでは、試験するＴＣのより広い
領域をより高い頻度で動作させることにより効果か上げ
られる。

ところで、ダイナミックＢＴにおいて被試験ＩＣに印加
するテストパターンの発生には様々なる方法があるが、
バイナリカウンタをパターン発生器として用いることが
安価な方法としてあげられる。

第４図はバイナリカウンタとパターン発生器として用い
た従来のマイクロプロセッサの夕゛イナミックＢＴの例
を示すブロック図である。バイナリカウンタ１７のデー
タ端子２４からの出力はマイクロプロセッサ１１のデー
タ端子２１に入力され、同じクロックφがバイナリカウ
ンタ１７およびマイクロプロセッサ１１のそれぞれのク
ロック端子２５および２２に入力されている。マイクロ
プロセッサ１１は命令コードがｎビットの固定長のもの
であり、その内部はデータバッファ１２゜命令解読部１
３および命令実行部１４の３つのブロックがある。デー
タ端子２１のデータはデータバッファ１２に入力され、
データバッファ１２のデータ出力は命令解読部１３に入
力されている。

命令解読部１３が出力した実行制御信号３６および未定
義命令デコードを示すＮＥ信号３２は命令実行部１４に
入力されている。

次に動作について説明する。バイナリカウンタ１７はク
ロックφに同期してインクリメントするカウンタであり
、ｎビットの２進コード全てを発生し、データ端子２４
から出力する。マイクロプロセッサ１１はデータ端子２
１を介してコードをデータバッファ１２に取り込む。デ
ータバッファ１２に取り込まれたコードは命令解読部１
３に送られ、デコードされる。デコードした結果、命令
解読部１３は実行制御信号３６により命令実行部］４に
どのような処理を行なうかの指示を与え、命令実行部１
４がそれを実行する。

この例ではバイナリカウンタがｎヒツトの２進コードを
全ての組合わせにわたって発生するため、全ての定義済
命令をマイクロプロセッサ］−１に実行させることにな
りマイクロプロセッサ１１のほぼ全領域か動作すると思
われ、ダイナミックＢＴにおいて高い効果が期待できる
。

〔発明が解決しようとする課題〕

ところが上述したようにバイナリカウンタ１７はｎビッ
トの２進コードを全ての組合せに渡って発生するため、
未定義命令のコードも発生ずることになる。そしてその
コードはマイクロプロセッサ１１に入力され、未定義命
令をデコードした命令解読部１３は実行制御信号３６を
全てインアクティブにすると共に、ＮＥ信号３２をアク
ティブにし、それを受けた命令実行部１４は例外処理を
開始する。

例外とは、プログラムの実行に依存して発生する事象で
あり、事象に応じて処理がマイクロプロセッサにより行
われる。例外処理は、次の様に行われる。

■特権モードに移る、■システムのジャンプテーブルよ
り該当する例外のベクタを取り出す、■スタックに例外
の種類に応じて例外が発生したときのプログラムカウン
タ値、発生した例外のコード等の情報を格納する、■先
にとり出したベクタが指す゛アドレスより例外処理を開
始する。

すなわち、命令のデコードが再開されるのは■からであ
り、■から■の期間の十数クロックの間は内部処理が行
われるため、バイナリカウンタ１７が発生したコードは
捨てられる。第５図に命令コードマツプを示す。図中上
位、下位とあるのは命令コードの上位４ビツト、下位４
ビツトを１６進表記したものである。例えば、１６進表
記で０３という命令コードはＮＯＴ命令である。第５図
の命令コードにおいて、１６進表記０２のコードをバイ
ナリカウンタ１７が発生しなとすると、それは命令マツ
プ上で命令が定義されていない命令、つまり未定義命令
であるためマイクロプロセッサ１１にとり込まれると上
述した例外処理が行われる。そしてその内部処理の期間
中にバイナリカウンタ１７は１６進表記で０３，０４，
０５゜・・・とコードを発生していくが、それはマイク
ロプロセッサ１１．が内部処理にかかりきりである・た
め、デコードされずに捨てられる。つまり、Ｎ。

Ｔ命令やＯＲ命令は実行されない。またＭ○■命令につ
いても同様に実行されない。

従って、定義済命令が一部実行されないことにより、マ
イクロプロセッサ１１の一部の領域が動作しないため、
ダイナミックＢＴにおいてカウンタをパターン発生器と
して用いることは実現できなかった。

本発明の目的はカウンタをパターン発生器として用いる
ことができるマイクロプロセッサを提供することにある
。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、外部から入力された命
令コードを解読し複数の実行制御信号を発生すると共に
前記命令コードが未定義命令であった場合に論理否定信
号を発生ずる命令解読部と、外部から入力されるテスト
信号に応して前記論理否定信号を有効とするか無効とす
るかを制御する制御手段とを有することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図はバイナリカウンタ及び本発明の一実施例のマイ
クロプロセッサのダイナミックＢＴを示ずフロック図で
ある。バイナリカウンタ１７のデータ端子２４の出力は
マイクロプロセッサ１１のデータ端子２１に入力され、
同しクロックφかバイナリカウンタ１７およびマイクロ
プロセッサ１コのそれぞれのクロック端子２５および２
２に入力されている。

マイクロプロセッサ１０１は命令コードがｎビットの固
定長のものてあり、データバッファ１２、命令解読部１
３、命令実行部１４、テスト回路］５の４つのブロック
から成り、前述の２種類の端子と、テスト端子２３を有
している。

データ端子２１に入力されたデータは、データバッファ
１２に入力され、データバッファ１２のデータ出力は命
令解読部１３に入力されている。

命令解読部１−３の出力した実行制御信号３６はノウオ
ペレーション（以下ＮＯＰという）命令の実行を要求す
るＮＯＰ信号３４を除いて命令実行部１４に入力され、
ＮＯＰ信号３４および未定義命令デコードを示すＮＥ信
号３２はテスト回路１５に入力される。テスト回路１５
には他にテスト端子２３を介してテスト信号３］が入力
され、実効ＮＯＰ信号３５および実効ＮＥ倍信号３が出
力される。テス）・回路は１つの入力の論理和を出力す
るＯＲ回路および２つの入力の論理積を出力するＡＮＤ
回路を含んでいる。ＮＥ信号３２とテスト信号３１の否
定が第１のＡＮＤ回路に入力され、第１のＡＮＤ回路か
ら実効ＮＥ倍信号３か出力される。ＮＥ信号３２とテス
ト信号３１か第２のＡＮＤ回路に入力され、第２のＡＮ
Ｄ回路の出力とＮＯＰ信号３４かＯＲ回路に入力され、
ＯＲ回路から実効ＮＯＰ信号３５が出力される。実効Ｎ
ＯＰ信号３５および実効ＮＥ倍信号３は命令解読部１４
に入力される。

尚木実雄側においては、実行制御信号３６．ＮＥ信号３
２およびテス）・信号３１は全てアクティブハイの信号
である。

次に動作について説明する。バイナリカウンタ１７はク
ロックφに同期してインクリメントするカウンタであり
、ｎヒツトの２進コード全てを発生し、データ端子２４
から出力する。マイクロプロセッサ１０］はデータ端子
２１を介してコードをデータバッファ１２に取り込む。

データバッファ１２に取り込まれたコードは命令解読部
１３に送られ、そこでデコードされる。以降の動作は通
常モードとテストモートで異なる。

まず、通常コードについて説明する。テスト信号３１が
論理“０″ルベル（以降ロウレベルという）であると、
テスト端子２３を介してテスト回路１５にデス１〜信号
３１が伝わり、通常モードに設定される。通常モートで
はＮＯＰ信号３４が実効ＮＯＰ信号３５と等しくなり、
ＮＥ信号３２が実効ＮＥ倍信号３と等しくなる。命令解
読部１３でデコードしたコードか定義済命令であると、
命令解読部１３はＮＥ信号３２をインアクティブにする
と共に、実行制御信号３６により命令実行部１４にとの
ような処理を行うかの指示を与えそれに応じて命令実行
部１４が実行する。テコ−１〜したコードか未定義信号
であると、実行制御信号３６を全てインアクティブにす
ると共に、ＮＥ信号３２をアクティブにし、それを受け
た命令実行部１４は例外処理を開始する。つまり通常モ
ードでは、従来のマイクロプロセッサと同様の動作を行
なう。

つきにテストモードについて説明する。テスト信号３１
が論理“１″レベル（以降ハイレベルという）であると
、テスト端子２３を介してテスト回路１５にテスト信号
が伝わりテストモードに設定される。

命令解読部１３がデコードした結果が定義済命令である
ときの動作は通常モードの動作と同である。デコードし
た結果が未定義命令であるときは、通常モードと同様に
実行制御信号３６が全てインアクティブになると共に、
ＮＥ信号３２がアクティブになるが、テスト回路により
ＮＥ信号３２はマスクされ、実効ＮＥ倍信号３がアクテ
ィブにならないと共に、実効ＮＯＰ信号３５がアクティ
ブになるのでＮＯＰ命令実行の指示が命令実行部１４に
与えられる。その結果命令実行部１４はＮＯＰ命令を実
行する。

このように本実施例のマイクロプロセッサ１０１はテス
トモードにおいて未定義命令をＮＯＰ命令として実行す
る。

第２図はバイナリカウンタを用いた本発明の第２の実施
例のマイクロプロセッサのダイナミックＢＴを示すブロ
ック図である。全体の構成は第１の実施例とほぼ同様で
あるが、本実施例では、直接命令解読部１３から命令実
行部１４に入力される実行制御信号３６はなく、実行制
御信号３６の全てと、ＮＥ信号３２およびテスト信号３
１がテスト回路１６に入力され、テスト回路１６は実効
実行制御信号３７と実効ＮＥ倍信号３を出力し、それら
は命令実行部１４に入力される。テスト回路１６はただ
ひとつの命令の実行を指示する実行制御信号３６の本数
と同Ｌｍ個のＯＲゲートと、１個のＡＮＤゲートとリン
グカウンタ１８を含んでいる。

リングカウンタ１８の動作タイムチャートを第３図に示
す。ＣＥがロウレベルであるときは、Ｑｌ、Ｑ２　、・
・・、Ｑ□は全てロウレベルになる。

一方、ＣＥがハイレベルであるときは、ＣＥがハイレベ
ルになってから最初のＴのハイレベルでＱｌのみがハイ
レベルになり、次にＴがロウレベルになると共に、Ｑｌ
はロウレベルになる。次のＴのハイレベルで今度はＱ２
のみがハイレベルになり、次にＴがロウレベルになると
共にＱ２はロウレベルになる。

以降Ｑｍまで同じ動作をくり返し、Ｑｍがハイレベルに
なった次のＴのハイレベルで最初に戻ってＱｌがハイレ
ベルになる。以上がリングカウンタ１８の動作である。

リングカウンタ１８はそのＴ入力にＮＥ信号３２が、Ｃ
Ｂ大入力テスト信号３１が入力され、Ｑｌ、Ｑ２．・・
・、Ｑｍを出力している。リングカウンタ１８のＱ＋　
、Ｑ２　、・・・、９ｍ出力はそれぞれｍ個のＯＲ回路
に入力され、ＯＲ回路のもう一方の入力にはｍ本の実行
制御信号３６の各１本が入力されていて、ＯＲ回路の出
力はｍ本の実効実行制御信号３７となっている。

一方、ＮＥ信号３２とテスト信号３１の否定はＡＮＤ回
路に入力され、ＡＮＤ回路は実効ＮＥ倍信号３を出力す
る。

次にその動作について説明する。通常モード、テストモ
ードの設定方法、通常モードでの動作、およびテストモ
ートでの定義済命令をデコードしたときの動作は第１の
実施例と同じであるので省略する。テストモードで未定
義命令をデコードしたときの動作について説明する。命
令解読部１３が未定義命令をデコードすると、実行制御
信号３６を全てインアクティブにすると共にＮ、Ｅ信号
３２をアクティブにする。実効ＮＥ倍信号３はテスト信
号３１でマスクされているのでアクティブにならない。

一方、リングカウンタはテストモードであるのでＣＥに
はハイレベルが入力それており、ＮＥ信号３２がアクテ
ィブになったのでＴにハイレベルが入力され、その結果
Ｑ１がハイレベルになる。

Ｑｌがハイレベルになるとｍ個のＯＲゲートのうち第１
のＯＲ回路の出力がアクティブ、すなわち実効実行制御
信号３７のうち第１のものがアクティブになる。したが
って、命令実行部１４は第１の実効実行制御信号で指示
される実行をする。

次に再び未定義命令をデコードすると、今度はリングカ
ウンタ１８のＱ２がハイレベルになるので、第２のＯＲ
回路の出力、すなわち、実効実行制御信号３７のうち第
２のものがアクティブになり、命令実行部１４はそれで
指示される実行をする。以降未定義命令をテコードする
度にｍ本の実効実行制御信号３７のそれぞれが次々のア
クティブになり毎回違った命令の実行指示を命令実行部
１４に与え実行させる。

本実施例では、第１の実施例に比べ未定義命令をＮＯＰ
命令のみてなく、全ての定義済命令に代替して行なって
いるため、テストモードにおいてマイクロプロセッサ１
０２のより広い領域がより高い頻度で動作することを期
待できる効果かある。

〔発明の効果〕

以上説明したように本発明は、未定義命令を定期済命令
に代替してマイクロプロセッサに行わせることにより、
カウンタをパターン発生器として用いたダイナミックＢ
Ｔを実現てきる効果がある。

第１図は本発明の第１の実施例を示すマイクロプロセッ
サのフロック図、第２図は本発明の第２の実施例を示す
マイクロプロセッサのブロック図、第３図は第２図に示
すリングカウンタの動作を説明するための波形図、第４
図は従来例を示すマイクロプロセッサのブロック図、第
５図は命令コードを示す図である。

１］・・従来のマイクロプロセッサ、１０１゜］０２・
・・本発明のマイクロプロセッサ、１２・・データバッ
ファ、１３・・命令解読部、１４・・・命令実行部、１
５．：１．６・・・テスト回路、１７・・・バイナリカ
ウンタ、１８・・・リングカウンタ、２１．２４・・・
データ端子、２２．２５・・・クロック端子、２３・テ
スト端子、３１・・・ナス１〜信号、３２・・・ＮＥ倍
信号３３・・・実効ＮＥ倍信号３４・・・ＮＯＰ信号、
３５・・・実効ＮＯＰ信号、３６・・・実行制御信号、
３７・・実効実行制御信号。

Claims (1)

1. 【特許請求の範囲】 １、外部から入力された命令コードを解読し複数の実行
   制御信号を発生すると共に前記命令コードが未定義命令
   であった場合に論理否定信号を発生する命令解読部と、
   外部から入力されるテスト信号に応じて前記論理否定信
   号を有効とするか無効とするかを制御する制御手段とを
   有することを特徴とするマイクロプロセッサ。 ２、前記論理否定信号が無効となる期間中、前記論理否
   定信号が発生する毎に前記複数の実行制御信号のいずれ
   かを有効にする手段を有することを特徴とする請求項１
   記載のマイクロプロセッサ。