JPH04104614A - 分周回路及びパルス信号作成回路 - Google Patents
分周回路及びパルス信号作成回路Info
- Publication number
- JPH04104614A JPH04104614A JP2223406A JP22340690A JPH04104614A JP H04104614 A JPH04104614 A JP H04104614A JP 2223406 A JP2223406 A JP 2223406A JP 22340690 A JP22340690 A JP 22340690A JP H04104614 A JPH04104614 A JP H04104614A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- stage
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/507—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is a non-integer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/10—Output circuits comprising logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/546—Ring counters, i.e. feedback shift register counters with a base which is a non-integer
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、分周回路及びパルス信号作成回路に関し、
特に、新規の分周数を有する分周回路。
特に、新規の分周数を有する分周回路。
及び新規の分周数を有する分周回路の高性能化を実現で
きるパルス信号作成回路に関するものである。
きるパルス信号作成回路に関するものである。
第１３図は従来の１／（Ｎ／２）分周器で、Ｎが５の場
合の１／２．５分周器を示し、図において、１０．２０
．３０はそれぞれマスタースレーブ型フリップ７０７１
回路（以下、Ｍ−３Ｆ／Ｆと略す）であり、４１．４２
はＯＲ回路である。Ｔは分周信号入力端子、ＯＵＴは分
周信号端子である。またり、 Ｑ、 ／Ｑ、 Ｔはそれ
ぞれＭ−３Ｆ／Ｆのデータ入力端子、出力信号端子９反
転体号出力端子、クロック信号入力端子である。Ｎ１１
〜Ｎ４２は各信号線の電位を表しており、ＮｉｌとＮ１
２はそれぞれＭ−３Ｆ／ＦＩＯの出力信号と反転信号出
力、Ｎ２２はＭ−３Ｆ／Ｆ２０の反転信号出力、Ｎ３１
とＮ３２はそれぞれＭＳ Ｆ／Ｆ３０の出力信号と反
転信号出力、Ｎ４１とＮ４２はそれぞれＯＲ回路４１と
４２の出力信号である。
合の１／２．５分周器を示し、図において、１０．２０
．３０はそれぞれマスタースレーブ型フリップ７０７１
回路（以下、Ｍ−３Ｆ／Ｆと略す）であり、４１．４２
はＯＲ回路である。Ｔは分周信号入力端子、ＯＵＴは分
周信号端子である。またり、 Ｑ、 ／Ｑ、 Ｔはそれ
ぞれＭ−３Ｆ／Ｆのデータ入力端子、出力信号端子９反
転体号出力端子、クロック信号入力端子である。Ｎ１１
〜Ｎ４２は各信号線の電位を表しており、ＮｉｌとＮ１
２はそれぞれＭ−３Ｆ／ＦＩＯの出力信号と反転信号出
力、Ｎ２２はＭ−３Ｆ／Ｆ２０の反転信号出力、Ｎ３１
とＮ３２はそれぞれＭＳ Ｆ／Ｆ３０の出力信号と反
転信号出力、Ｎ４１とＮ４２はそれぞれＯＲ回路４１と
４２の出力信号である。
次に動作について説明する。
各々のＭ−３Ｆ／Ｆ遅延型のフリップフロップを構成し
ておりデータ信号入力端子りに入力された信号をクロッ
ク信号に同期して出力する０ＭＳ Ｆ／Ｆの１０と２
０ではＯＲ回路４２に入力される信号Ｎ３１が”旧ｇｈ
”の場合には１／２分周動作を行い、分周信号入力Ｔの
信号を１／２に分周しＮｉｌから１／２分周出力が得ら
れる。
ておりデータ信号入力端子りに入力された信号をクロッ
ク信号に同期して出力する０ＭＳ Ｆ／Ｆの１０と２
０ではＯＲ回路４２に入力される信号Ｎ３１が”旧ｇｈ
”の場合には１／２分周動作を行い、分周信号入力Ｔの
信号を１／２に分周しＮｉｌから１／２分周出力が得ら
れる。
信号Ｎ３２がＬｏｗ’の場合にはＭ−３Ｆ／ＦｌＯと２
０は１７３分周動作を行い、Ｎｉｌからその出力信号Ｏ
ＵＴが得られる。またＭ−３Ｆ／Ｆ３０は１／２分周動
作を行いその出力がＮ３１となっている。
０は１７３分周動作を行い、Ｎｉｌからその出力信号Ｏ
ＵＴが得られる。またＭ−３Ｆ／Ｆ３０は１／２分周動
作を行いその出力がＮ３１となっている。
さらに、この分周回路の動作を第１４図について説明す
る。第１４図は分周回路の各信号線の信号波形を示した
ものである０図において各々の記号は第１３図に示した
端子および電位の信号の波形を示している。ＮｉｌはＮ
３１が゛旧、ｈｌの時にはＴの２周期で１周期となる。
る。第１４図は分周回路の各信号線の信号波形を示した
ものである０図において各々の記号は第１３図に示した
端子および電位の信号の波形を示している。ＮｉｌはＮ
３１が゛旧、ｈｌの時にはＴの２周期で１周期となる。
Ｎ１１の１周期でＮ３１は信号が反転するためＮ３１は
”Ｌｏｗ”となる、Ｎ３１がＬｏｗ’であるとＮｉｌは
Ｔの３周期で１周期となり、ここでＮｉｌが１周期とな
るとＮ３１はＨｉｇｈ’ となり、以上の動作を繰り返
すことになる。この分周回路の出力はＮｉｌであるため
、分周器は１７２分周動作と１／３分周動作を繰り返す
こととなり、分周入力信号Ｔの５周期で２周期の出力信
号を得ることが出来る。この様な動作で２１５すなわち
１／２．５分周回路が得られていた。
”Ｌｏｗ”となる、Ｎ３１がＬｏｗ’であるとＮｉｌは
Ｔの３周期で１周期となり、ここでＮｉｌが１周期とな
るとＮ３１はＨｉｇｈ’ となり、以上の動作を繰り返
すことになる。この分周回路の出力はＮｉｌであるため
、分周器は１７２分周動作と１／３分周動作を繰り返す
こととなり、分周入力信号Ｔの５周期で２周期の出力信
号を得ることが出来る。この様な動作で２１５すなわち
１／２．５分周回路が得られていた。
次に、１／（Ｎ／２）分周器の従来例としてＮが６の場
合の１／３分周について説明する。
合の１／３分周について説明する。
第１５図において第１３図と同一の記号は同一のものか
同様の機能を有するものを表している。
同様の機能を有するものを表している。
この１／３分周回路が第１３図に示した１／２゜５分周
回路と異なる点はＭ−３Ｆ／ＦとＯＲ回路が１つ少ない
点である。
回路と異なる点はＭ−３Ｆ／ＦとＯＲ回路が１つ少ない
点である。
次に動作について説明する。
この１／３分周回路は第１５図に示した分周回路のＮ３
１が常にＬｏｗ’である場合と同様な動作を行っている
。さらに、この分周回路の動作を第１６図について説明
する。第１６図は分周回路の各信号線の信号波形を示し
たものである０図において各りの記号は第１５図に示し
た端子および電位の信号の波形を示している。出力信号
０ＵＴ（Ｎ１１）はＴの３周期で１周期となり、パルス
幅はＴの２周期分となる。この様な動作で１／（６／２
）すなわち１／３分周出力の得られる分周回路が得られ
ていた。
１が常にＬｏｗ’である場合と同様な動作を行っている
。さらに、この分周回路の動作を第１６図について説明
する。第１６図は分周回路の各信号線の信号波形を示し
たものである０図において各りの記号は第１５図に示し
た端子および電位の信号の波形を示している。出力信号
０ＵＴ（Ｎ１１）はＴの３周期で１周期となり、パルス
幅はＴの２周期分となる。この様な動作で１／（６／２
）すなわち１／３分周出力の得られる分周回路が得られ
ていた。
また、第１７図は従来の周期に対するＨｉｇｈ’である
時間（パルス幅）の比（デユーティ比）が１／２である
パルス信号を得るためのパルス信号作成回路の構成方法
を示したものである。
時間（パルス幅）の比（デユーティ比）が１／２である
パルス信号を得るためのパルス信号作成回路の構成方法
を示したものである。
図において、２００はバンドパスフィルタであり、２０
１はパルス波形形成装置である。ＩＮＩは入力信号であ
り、Ｎ２００はバンドパスフィルタの出力信号で、ＯＵ
Ｔはこの回路の出力信号である。
１はパルス波形形成装置である。ＩＮＩは入力信号であ
り、Ｎ２００はバンドパスフィルタの出力信号で、ＯＵ
Ｔはこの回路の出力信号である。
次にこのパルス信号作成回路の動作について説明する。
入力されたパルス信号ＩＮＩはバンドパスフィルタ２０
０によってパルス信号の周期を周期とする正弦波だけが
取り出されるので入力されたパルス信号のデユーティ比
の違いは無視される。さらにパルス波形形成装置２０１
で正弦波からパルス信号に変換されるので、出力信号Ｏ
ＵＴはデユーティ比が１／２となっているパルス信号と
なる。
０によってパルス信号の周期を周期とする正弦波だけが
取り出されるので入力されたパルス信号のデユーティ比
の違いは無視される。さらにパルス波形形成装置２０１
で正弦波からパルス信号に変換されるので、出力信号Ｏ
ＵＴはデユーティ比が１／２となっているパルス信号と
なる。
［発明が解決しようとする課題］
従来の分周回路は以上のように構成されていたので、１
／（Ｎ／２）分周回路でＮが奇数（例えばＮ−５）の場
合には第１４図に示すように、出力信号ＯＵＴとして周
期が時間毎に変化する信号しか得られず、また出力信号
の周期°旧ｇｈｌである時間の比（デユーティ比）が１
／２でないという問題点があった。
／（Ｎ／２）分周回路でＮが奇数（例えばＮ−５）の場
合には第１４図に示すように、出力信号ＯＵＴとして周
期が時間毎に変化する信号しか得られず、また出力信号
の周期°旧ｇｈｌである時間の比（デユーティ比）が１
／２でないという問題点があった。
またＮが４の倍数でない（例えばＮ−６）場合にも出力
信号の周期と°旧ｇｈ“である時間との比（デユーティ
比）が１／２でないという問題点があった。
信号の周期と°旧ｇｈ“である時間との比（デユーティ
比）が１／２でないという問題点があった。
このことは、この分周回路の出力信号を用いて信号の変
復調など、例えば、直交変調等の処理を行った場合にそ
の信号に歪みが生じ、問題となる。
復調など、例えば、直交変調等の処理を行った場合にそ
の信号に歪みが生じ、問題となる。
また従来のパルス信号作成回路では、第１７図に示すよ
うにバントパスフィルタ２００を用いていたために、使
用可能な周波数がバンドパスフィルタの動作周波数範囲
に制限されるという問題点があった。
うにバントパスフィルタ２００を用いていたために、使
用可能な周波数がバンドパスフィルタの動作周波数範囲
に制限されるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、分周回路の出力信号の周期が一定である１／
（Ｎ／２）分周出力信号が得られる分周回路を提供する
ことを目的とする。
たもので、分周回路の出力信号の周期が一定である１／
（Ｎ／２）分周出力信号が得られる分周回路を提供する
ことを目的とする。
また、この発明は分周回路の周期が一定な２つの１／（
Ｎ／２）出力信号から周期が一定でデユーティ比が１／
２の出力信号が得られる分周回路を実現することを目的
としている。
Ｎ／２）出力信号から周期が一定でデユーティ比が１／
２の出力信号が得られる分周回路を実現することを目的
としている。
さらに、この発明は出力信号としてデユーティ比が１／
２のものが広範囲な周波数範囲で得られるパルス信号作
成回路を得ることを目的とする。
２のものが広範囲な周波数範囲で得られるパルス信号作
成回路を得ることを目的とする。
この発明に係る分周回路は、マスタースレーブ型のフリ
ップフロップ（Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路
を構成し、その１／Ｎ分周回路のマスター段とスレーブ
段からそれぞれ周期が同一で位相の異なる出力信号を２
つ以上取り出し、これらの信号を合成して１／（Ｎ／２
）分周出力信号を得るようにしたものである。
ップフロップ（Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路
を構成し、その１／Ｎ分周回路のマスター段とスレーブ
段からそれぞれ周期が同一で位相の異なる出力信号を２
つ以上取り出し、これらの信号を合成して１／（Ｎ／２
）分周出力信号を得るようにしたものである。
またこの発明はこの分周回路から周期とパルス幅が同一
で互いの位相がパルス幅だけ異なっている２つの１／（
Ｎ／２）分周信号を取り出し、該２つの信号を差動増幅
回路に入力し、この２つの信号を比較した出力を出力信
号とするようにしたものである。
で互いの位相がパルス幅だけ異なっている２つの１／（
Ｎ／２）分周信号を取り出し、該２つの信号を差動増幅
回路に入力し、この２つの信号を比較した出力を出力信
号とするようにしたものである。
さらに、この発明に係るパルス信号作成回路は、周期と
パルス幅が同一で互いの位相がパルス幅だけ異なってい
る２つの信号を入力とする差動増幅回路を備え、該２つ
の信号を比較した出力を出力信号とするようにしたもの
である。
パルス幅が同一で互いの位相がパルス幅だけ異なってい
る２つの信号を入力とする差動増幅回路を備え、該２つ
の信号を比較した出力を出力信号とするようにしたもの
である。
この発明に係わる分周回路は、１／（Ｎ／２）分周信号
を得るためにマスタースレーブ型のフリップフロップ（
Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路を構成し、その
１／Ｎ分周回路から出力信号を２つ以上取り出し、これ
らの信号を合成しているので、常に周期が一定である２
／Ｎ分周信号、即ち１／（Ｎ／２）分周信号が得られる
。
を得るためにマスタースレーブ型のフリップフロップ（
Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路を構成し、その
１／Ｎ分周回路から出力信号を２つ以上取り出し、これ
らの信号を合成しているので、常に周期が一定である２
／Ｎ分周信号、即ち１／（Ｎ／２）分周信号が得られる
。
また、この発明に係わる分周回路は、前記の１／（Ｎ／
２）分周回路から周期とパルス幅が同一で互いの位相が
パルス幅だけことなっている２つの信号を取り出して該
２つの信号を差動増幅回路に入力し、この２つの信号を
比較した出力を出力信号とするようにしているので、パ
ルス幅が周期の１／２である分周信号出力が得られる。
２）分周回路から周期とパルス幅が同一で互いの位相が
パルス幅だけことなっている２つの信号を取り出して該
２つの信号を差動増幅回路に入力し、この２つの信号を
比較した出力を出力信号とするようにしているので、パ
ルス幅が周期の１／２である分周信号出力が得られる。
また、この発明におけるパルス信号作成回路は、周期と
パルス幅が同一で互いの位相がパルス幅だけ異なってい
る２つの信号を差動増幅回路に入力し、２つの信号を比
較してした出力を出力信号としているので、出力信号と
してパルス幅が周期の１／２であるものが得られる。
パルス幅が同一で互いの位相がパルス幅だけ異なってい
る２つの信号を差動増幅回路に入力し、２つの信号を比
較してした出力を出力信号としているので、出力信号と
してパルス幅が周期の１／２であるものが得られる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による分周回路として１
／ （５／２）即ち１／２．５分周回路の構成方法を示
すものである。
／ （５／２）即ち１／２．５分周回路の構成方法を示
すものである。
第１図において、１０，２０．３０はそれぞれマスター
スレーブ型フリップフロップ回路（以下Ｍ−３Ｆ／Ｆと
略す）であり、１１および１２゜２１および２２．３１
および３２はそれぞれＭＳ Ｆ／Ｆのマスターおよび
スレーブ段を表している。５１．５２はＡＮＤ回路であ
り、４１．４２はＯＲ回路である。ＴとＴＢはそれぞれ
分周信号入力端子と分周信号の反転信号の入力端子であ
り、ＯＵＴは分周信号出力端子である。またＤＭ。
スレーブ型フリップフロップ回路（以下Ｍ−３Ｆ／Ｆと
略す）であり、１１および１２゜２１および２２．３１
および３２はそれぞれＭＳ Ｆ／Ｆのマスターおよび
スレーブ段を表している。５１．５２はＡＮＤ回路であ
り、４１．４２はＯＲ回路である。ＴとＴＢはそれぞれ
分周信号入力端子と分周信号の反転信号の入力端子であ
り、ＯＵＴは分周信号出力端子である。またＤＭ。
ＱＭ、／ＱＭ、ＴＭ、／ＴＭはそれぞれＭ−３Ｆ／Ｆマ
スタ一段のデータ入力端子、出力端子。
スタ一段のデータ入力端子、出力端子。
反転信号出力端子、クロック信号入力端子、クロック信
号の反転信号入力端子であり、ＤＳ、 ＱＳ／ＱＳ、Ｔ
Ｓ、／ＴＳはそれぞれＭ−３Ｆ／Ｆのスレーブ段のデー
タ入力端子、出力信号端子。
号の反転信号入力端子であり、ＤＳ、 ＱＳ／ＱＳ、Ｔ
Ｓ、／ＴＳはそれぞれＭ−３Ｆ／Ｆのスレーブ段のデー
タ入力端子、出力信号端子。
反転信号出力端子、クロック信号入力端子、クロツク信
号の反転信号入力端子である。Ｎ１１〜Ｎ５２は各信号
線の電位を表しており、ＮｉｌとＮ１２、Ｎ１３とＮ１
４．Ｎ２１とＮ２２．Ｎ２３とＮ２４．Ｎ３１とＮ３２
．Ｎ３３とＮ３４はそれぞれフリップフロップ１１．１
２．２１，２２゜３１．３２の出力信号と反転信号出力
、Ｎ４１はＯＲ回路４１の出力信号、Ｎ５１．Ｎ５２は
ＡＮＤ回路５１と５２の出力信号である。
号の反転信号入力端子である。Ｎ１１〜Ｎ５２は各信号
線の電位を表しており、ＮｉｌとＮ１２、Ｎ１３とＮ１
４．Ｎ２１とＮ２２．Ｎ２３とＮ２４．Ｎ３１とＮ３２
．Ｎ３３とＮ３４はそれぞれフリップフロップ１１．１
２．２１，２２゜３１．３２の出力信号と反転信号出力
、Ｎ４１はＯＲ回路４１の出力信号、Ｎ５１．Ｎ５２は
ＡＮＤ回路５１と５２の出力信号である。
次に動作について説明する。
第１図北おいて、１０，２０．３０は分周比１１５の分
周回路を形成しており、その出力はＮ１１〜Ｎ３４の信
号線のどれからも取りだすことができる。ＡＮＤ回路５
１．５２とＯＲ回路４２は上記の出力を合成して１／２
．５分周出力を取り出している。
周回路を形成しており、その出力はＮ１１〜Ｎ３４の信
号線のどれからも取りだすことができる。ＡＮＤ回路５
１．５２とＯＲ回路４２は上記の出力を合成して１／２
．５分周出力を取り出している。
さらにこの分周回路の動作を第２図を用いて説明する。
第２図は分周回路の各信号線の信号波形を示したもので
ある０図において各々の記号は第１図に示した信号線の
信号の波形を示している。Ｎ５１はＮ１２とＮ２２のＡ
ＮＤを取ったものであり、周期が分周入力信号Ｔの５周
期で°Ｈｉｇｈ’の期間がＴの１周期の′旧１１ｈｌ
の信号が得られ、また、Ｎ５２はＮ２３とＮ３４のＡＮ
Ｄを取ったものであり、Ｎ５１と同様に分周入力信号Ｔ
の５周期で’Ｈｉｇｈ’ の期間がＴの１周期分の信号
が得られる。
ある０図において各々の記号は第１図に示した信号線の
信号の波形を示している。Ｎ５１はＮ１２とＮ２２のＡ
ＮＤを取ったものであり、周期が分周入力信号Ｔの５周
期で°Ｈｉｇｈ’の期間がＴの１周期の′旧１１ｈｌ
の信号が得られ、また、Ｎ５２はＮ２３とＮ３４のＡＮ
Ｄを取ったものであり、Ｎ５１と同様に分周入力信号Ｔ
の５周期で’Ｈｉｇｈ’ の期間がＴの１周期分の信号
が得られる。
Ｎ５１とＮ５２はたがいに分周入力信号Ｔの２゜５周期
分異なっており、これらの信号をＯＲ回路４２によって
合成し、出力信号ＯＵＴを得ている。
分異なっており、これらの信号をＯＲ回路４２によって
合成し、出力信号ＯＵＴを得ている。
この様にして得られる出力信号ＯＵＴは周期が分周入力
信号Ｔの２．５周期となりＨｉｇｈ’の期間がＴの１周
期となっている。すなわち１／２． ５分周回路が実現
できる。
信号Ｔの２．５周期となりＨｉｇｈ’の期間がＴの１周
期となっている。すなわち１／２． ５分周回路が実現
できる。
次に、この発明の第２の実施例として１／２゜５分周回
路の他の構成方法について第３図を用いて説明する。
路の他の構成方法について第３図を用いて説明する。
第３図において、第１図と同じ記号は同一または同様な
ものを示している。第３図の１／２．５分周回が第１図
の分周回路と異なる点は、ＡＮＤ回路５１．５２への出
力の取り出しがＮｉｌ、Ｎ１３、Ｎ２２．Ｎ３３となっ
ていることである。
ものを示している。第３図の１／２．５分周回が第１図
の分周回路と異なる点は、ＡＮＤ回路５１．５２への出
力の取り出しがＮｉｌ、Ｎ１３、Ｎ２２．Ｎ３３となっ
ていることである。
さらにこの分周回路の動作を第４図を用いて説明する。
図は分周回路の各信号線の信号波形を示したものである
０図において各々の記号は第３図に示した信号線の信号
の波形を示している。出力信号ＯＵＴが分周信号Ｔの１
／２．５となっていることが分かる。
０図において各々の記号は第３図に示した信号線の信号
の波形を示している。出力信号ＯＵＴが分周信号Ｔの１
／２．５となっていることが分かる。
このような本第１．第２の実施例の分周回路においては
、周期が常に一定の出力信号を得ることができる。従っ
て、本出力信号を用いて変復調等の処理を行った場合に
は信号の歪み等が生じず、例えば本分周出力の直交変調
も精度よく行うことができ、無線機、自動車電話、ラジ
オ等にも有効に使用できる。
、周期が常に一定の出力信号を得ることができる。従っ
て、本出力信号を用いて変復調等の処理を行った場合に
は信号の歪み等が生じず、例えば本分周出力の直交変調
も精度よく行うことができ、無線機、自動車電話、ラジ
オ等にも有効に使用できる。
なお、マスター段、スレーブ段からそれぞれ位相の異な
る出力を取り出し、それらの信号を論理回路を用いて組
合せすることにより、周期が常に一定の１／２．５分周
出力が得られるのであれば、上記第１及び第２の実施例
以外の構成であってもよい。
る出力を取り出し、それらの信号を論理回路を用いて組
合せすることにより、周期が常に一定の１／２．５分周
出力が得られるのであれば、上記第１及び第２の実施例
以外の構成であってもよい。
以上、上記第１の実施例及び第２の実施例ではＮが５の
場合の１／２．５分周回路の例について説明した０次に
、本発明の第３の実施例としてＮが６の場合の１／３分
周回路の構成方法について第５図を用いて説明する。
場合の１／２．５分周回路の例について説明した０次に
、本発明の第３の実施例としてＮが６の場合の１／３分
周回路の構成方法について第５図を用いて説明する。
第５図において、第２図と同一の記号は同一または同様
な機能を有するものを表している。さらに４５はＮＯＲ
回路である。Ｎ１１〜Ｎ５１は各信号線の電位を表して
いる。ここでＭ−３Ｆ／ＦＩＯのスレーブ段１２の出力
Ｎ１３とＭ−ＳＦ／Ｆ ３０のマスター段３１の出力Ｎ
３１がＮ。
な機能を有するものを表している。さらに４５はＮＯＲ
回路である。Ｎ１１〜Ｎ５１は各信号線の電位を表して
いる。ここでＭ−３Ｆ／ＦＩＯのスレーブ段１２の出力
Ｎ１３とＭ−ＳＦ／Ｆ ３０のマスター段３１の出力Ｎ
３１がＮ。
Ｒ回路４５とＡＮＤ回路５１に入力されており、このＮ
ＯＲ回路とＡＮＤ回路Ｎの出力がＯＲ回路４２に入力さ
れその出力が分周回路の出力ＯＵＴとなる。
ＯＲ回路とＡＮＤ回路Ｎの出力がＯＲ回路４２に入力さ
れその出力が分周回路の出力ＯＵＴとなる。
この分周回路の動作を第６図を用いて説明する。
図は分周回路の各信号線の信号波形を示したものである
０図において各々の記号は第５図に示した信号線の信号
の波形を示している。Ｎ４５はＮｌ３とＮ３１ＯＮＯＲ
を取ったものであり、周期が分周入力信号Ｔの６周期で
゛旧ｇｈｌの期間がＴの１．５周期分の信号が得られる
。Ｎ５１はＮ１３とＮ３１のＡＮＤを取ったものであり
、周期が分周入力信号Ｔの６周期で°Ｈｉｇｈ’ の期
間がＴの１゜５周期分の信号が得られる。Ｎ４５とＮ５
１は周期および’Ｈｉｇｈ’ の時間は同一ながら位相
が互いに半周期ずれている。さらに分周回路の出力信号
ＯＵＴは、Ｎ４５とＮ５１のＯＲをとっているので、周
期が分周入力信号Ｔの３倍で°旧ｇｈｌ の期間がＴの
１．５周期分となる。
０図において各々の記号は第５図に示した信号線の信号
の波形を示している。Ｎ４５はＮｌ３とＮ３１ＯＮＯＲ
を取ったものであり、周期が分周入力信号Ｔの６周期で
゛旧ｇｈｌの期間がＴの１．５周期分の信号が得られる
。Ｎ５１はＮ１３とＮ３１のＡＮＤを取ったものであり
、周期が分周入力信号Ｔの６周期で°Ｈｉｇｈ’ の期
間がＴの１゜５周期分の信号が得られる。Ｎ４５とＮ５
１は周期および’Ｈｉｇｈ’ の時間は同一ながら位相
が互いに半周期ずれている。さらに分周回路の出力信号
ＯＵＴは、Ｎ４５とＮ５１のＯＲをとっているので、周
期が分周入力信号Ｔの３倍で°旧ｇｈｌ の期間がＴの
１．５周期分となる。
即ち、１／３の分周動作を行うと同時に周期がつねに同
一で、しかもパルス幅が周期の１／２である出力信号が
得られる分周回路が実現できる。
一で、しかもパルス幅が周期の１／２である出力信号が
得られる分周回路が実現できる。
なお、本実施例ではＮ１３とＮ３１のＡＮＤ出力及びＮ
ＯＲ出力をＯＲ回路４２にて論理計算するようにしたが
、Ｎ１３とＮ３１の代わりに、Ｎ１１とＮ２３の出力、
あるいは、Ｎ２１とＮ３４の出力をとるようにしてもよ
く、また、さらにはマスター段、スレーブ段からそれぞ
れ位相の異なる出力を取り出し、それらの信号を論理回
路を用いて組合せすることにより、周期が常に一定でデ
ユーティ比が１／２の１７３分周出力が得られるのであ
れば、他の構成であってもよい。
ＯＲ出力をＯＲ回路４２にて論理計算するようにしたが
、Ｎ１３とＮ３１の代わりに、Ｎ１１とＮ２３の出力、
あるいは、Ｎ２１とＮ３４の出力をとるようにしてもよ
く、また、さらにはマスター段、スレーブ段からそれぞ
れ位相の異なる出力を取り出し、それらの信号を論理回
路を用いて組合せすることにより、周期が常に一定でデ
ユーティ比が１／２の１７３分周出力が得られるのであ
れば、他の構成であってもよい。
次に、本発明の第４の実施例としてＮが７の場合の１／
３．５分周回路の構成方法について第７図を用いて説明
する。
３．５分周回路の構成方法について第７図を用いて説明
する。
第７図において第１図と同一の記号は同一または同様な
機能を有するものを表している。さらに６０はＭ−３Ｆ
／Ｆであり、６１および６２はそれぞれＭ−５Ｆ／Ｆの
マスター段とスレーフ段を表している。５３はＡＮＤ回
路であり、４３゜４４はＯＲ回路である。Ｎ１１〜Ｎ６
４は各信号線の電位を表している。ここでＭ−３Ｆ／Ｆ
ｌＯのマスター段１１の出力ＮｉｌとＭ−３Ｆ／Ｆ２０
のスレーブ段２２の出力Ｎ２３がＯＲ回路４４に入力さ
れ、Ｍ−３Ｆ／Ｆ３０のマスター段３１の出力Ｎ３２と
Ｍ−３Ｆ／Ｆ６０のスレーブ段６２の出力Ｎ６３がＯＲ
回路４３に入力されており、ＯＲ回路４４の出力Ｎ４４
とＯＲ回路Ｎ４３の出力Ｎ４３が、ＡＮＤ回路５３に入
力され、その出力が分周回路の出力ＯＵＴとなる。
機能を有するものを表している。さらに６０はＭ−３Ｆ
／Ｆであり、６１および６２はそれぞれＭ−５Ｆ／Ｆの
マスター段とスレーフ段を表している。５３はＡＮＤ回
路であり、４３゜４４はＯＲ回路である。Ｎ１１〜Ｎ６
４は各信号線の電位を表している。ここでＭ−３Ｆ／Ｆ
ｌＯのマスター段１１の出力ＮｉｌとＭ−３Ｆ／Ｆ２０
のスレーブ段２２の出力Ｎ２３がＯＲ回路４４に入力さ
れ、Ｍ−３Ｆ／Ｆ３０のマスター段３１の出力Ｎ３２と
Ｍ−３Ｆ／Ｆ６０のスレーブ段６２の出力Ｎ６３がＯＲ
回路４３に入力されており、ＯＲ回路４４の出力Ｎ４４
とＯＲ回路Ｎ４３の出力Ｎ４３が、ＡＮＤ回路５３に入
力され、その出力が分周回路の出力ＯＵＴとなる。
この分周回路の動作を第８図を用いて説明する。
図は分周回路の各信号線の信号波形を示したものである
０図において各々の記号は第５図に示した信号線の信号
の波形を示している。Ｎ４３はＮ３２とＮ６３のＯＲを
取ったものであり、周期が分周人力信号Ｔの７周期で”
Ｌｏ−”の期間がＴの１゜５周期分の信号が得られ、Ｎ
４４はＮｉｌとＮ２３のＯＲを取ったものであり、周期
が分周入力信号Ｔの７周期でＬｏｗ’の期間がＴの１．
５周期分の信号が得られ、Ｎ４３とＮ４４は周期および
。
０図において各々の記号は第５図に示した信号線の信号
の波形を示している。Ｎ４３はＮ３２とＮ６３のＯＲを
取ったものであり、周期が分周人力信号Ｔの７周期で”
Ｌｏ−”の期間がＴの１゜５周期分の信号が得られ、Ｎ
４４はＮｉｌとＮ２３のＯＲを取ったものであり、周期
が分周入力信号Ｔの７周期でＬｏｗ’の期間がＴの１．
５周期分の信号が得られ、Ｎ４３とＮ４４は周期および
。
Ｈｉｇｈ’ の時間などは同一ながら位相が互いに半周
期ずれいる。さらに分周回路の出力信号ＯＵＴは、Ｎ４
３とＮ４４のＡＮＤを取っているので、周期が分周入力
信号Ｔの３．５倍となる。即ち１／３゜５分周動作を行
うこととなる。
期ずれいる。さらに分周回路の出力信号ＯＵＴは、Ｎ４
３とＮ４４のＡＮＤを取っているので、周期が分周入力
信号Ｔの３．５倍となる。即ち１／３゜５分周動作を行
うこととなる。
このような本第４の実施例の分周回路においても、周期
が常に一定の出力信号を得ることができ、本分周出力信
号を用いて信号の変復調等の処理も信号の歪みなく行う
ことが可能となる。
が常に一定の出力信号を得ることができ、本分周出力信
号を用いて信号の変復調等の処理も信号の歪みなく行う
ことが可能となる。
なお、本実施例においてもマスター段、スレーブ段から
それぞれ位相の異なる出力を取り出し、それらの信号を
論理回路を用いて組合せすることにより、周期が常に一
定の１／３．５分周出力が得られるのであれば、他の構
成であってもよい。
それぞれ位相の異なる出力を取り出し、それらの信号を
論理回路を用いて組合せすることにより、周期が常に一
定の１／３．５分周出力が得られるのであれば、他の構
成であってもよい。
さらに、上記の第１ないし第４の実施例では１／（Ｎ／
２）分周回路においてＮ＝５．６．７の場合について説
明したが、同様な手法でＮが他の値でも分周回路を実現
することができる。
２）分周回路においてＮ＝５．６．７の場合について説
明したが、同様な手法でＮが他の値でも分周回路を実現
することができる。
以上のように、上記第１ないし第４の実施例では、常に
周期が時間毎に変化することがない出力信号を得ること
ができるともに、Ｎが偶数の場合にはさらにパルス幅が
周期の１／２の出力信号を得ることができる。
周期が時間毎に変化することがない出力信号を得ること
ができるともに、Ｎが偶数の場合にはさらにパルス幅が
周期の１／２の出力信号を得ることができる。
以下、本発明の第５の実施例として、１／（Ｎ／２）の
分周回路の出力信号から、’）（ｉｇｈ’ の時間と’
Ｌｏｗ’の時間の比（デユーティ比）を１／２にするた
めの回路の構成方法を以下に示す。
分周回路の出力信号から、’）（ｉｇｈ’ の時間と’
Ｌｏｗ’の時間の比（デユーティ比）を１／２にするた
めの回路の構成方法を以下に示す。
その実施例として１／（５／２）即ち１／２゜５分周回
路の構成方法について説明する。
路の構成方法について説明する。
第１１図に示した分周回路は、前記第１の実施例で示し
た第１図の分周回路の出力信号のデユーティ比を１／２
にするための回路の構成方法である０図において、第１
図および第９図と同一の記号は、同一または同様な機能
を有するものを示している。さらに５３．５４はＡＮＤ
回路であり、４５はＮＯＲ回路で、１０１は差動増幅器
による第２の全明示したパルス信号波形回路である。Ｎ
４２はＯＲ回路４２の出力信号、Ｎ４５はＮＯＲ回路４
５の出力信号、Ｎ５３．Ｎ５４はＡＮＤ回路５３と５４
の出力信号である。
た第１図の分周回路の出力信号のデユーティ比を１／２
にするための回路の構成方法である０図において、第１
図および第９図と同一の記号は、同一または同様な機能
を有するものを示している。さらに５３．５４はＡＮＤ
回路であり、４５はＮＯＲ回路で、１０１は差動増幅器
による第２の全明示したパルス信号波形回路である。Ｎ
４２はＯＲ回路４２の出力信号、Ｎ４５はＮＯＲ回路４
５の出力信号、Ｎ５３．Ｎ５４はＡＮＤ回路５３と５４
の出力信号である。
次に動作を分周回路の各信号線の信号波形を示した第１
２図を用いて説明する。
２図を用いて説明する。
図において、各々の記号は第１１図に示した信号線の信
号の波形を示している。Ｎ４２は第１図に示した分周回
路の出力に相当しており周期が分周入力信号Ｔの２．５
周期で°旧ｇｈｌの期間がＴの１周期となっている。Ｎ
４５は周期が分周入力信号Ｔの２．５周期でＨｉｇｈ’
の期間がＴの１周期となっている。入力されたパルス信
号がＧＨ。
号の波形を示している。Ｎ４２は第１図に示した分周回
路の出力に相当しており周期が分周入力信号Ｔの２．５
周期で°旧ｇｈｌの期間がＴの１周期となっている。Ｎ
４５は周期が分周入力信号Ｔの２．５周期でＨｉｇｈ’
の期間がＴの１周期となっている。入力されたパルス信
号がＧＨ。
帯以上の高周波の場合には回路内の配線に影響によって
図に示したように信号の立ち上がり立ち下がり時間が大
きくなる。この２つの信号Ｎ４２゜Ｎ４５を差動増幅器
１０１に入力すると、差動増幅器１０１では入力される
２つの信号を比較するため、出力信号ＯＵＴとして図に
示したようなパルス幅が周期のｌ／２（デユーティ比１
／２）の信号が得られる０以上の動作によって、この分
周回路は１／２．５分周器作を行うと同時にパルス幅が
周期の１／２である信号を出力する。
図に示したように信号の立ち上がり立ち下がり時間が大
きくなる。この２つの信号Ｎ４２゜Ｎ４５を差動増幅器
１０１に入力すると、差動増幅器１０１では入力される
２つの信号を比較するため、出力信号ＯＵＴとして図に
示したようなパルス幅が周期のｌ／２（デユーティ比１
／２）の信号が得られる０以上の動作によって、この分
周回路は１／２．５分周器作を行うと同時にパルス幅が
周期の１／２である信号を出力する。
このような本実施例の構成を用いると、Ｎが奇数の場合
、即ち、前記第１．第２．及び第４の実施例においても
デユーティ比が１／２の出力信号を得ることができる。
、即ち、前記第１．第２．及び第４の実施例においても
デユーティ比が１／２の出力信号を得ることができる。
また、本第５の実施例では１／２．５分周回路用い、そ
の出力信号のデユーティ比を１／２に形成する場合につ
いて説明したが、これは１／２゜５分周回路を用いるこ
とに限定されるものではなく、１／（Ｎ／２）分周器で
あれば同様に構成することができる。ただしＮが偶数の
場合、例えば上述の第３の実施例で説明したように、こ
の場合には得られる分周器の出力はすでにデユーティ比
１／２であるため、本第５の実施例によるパルス信号形
成手段を用いる意味はない。
の出力信号のデユーティ比を１／２に形成する場合につ
いて説明したが、これは１／２゜５分周回路を用いるこ
とに限定されるものではなく、１／（Ｎ／２）分周器で
あれば同様に構成することができる。ただしＮが偶数の
場合、例えば上述の第３の実施例で説明したように、こ
の場合には得られる分周器の出力はすでにデユーティ比
１／２であるため、本第５の実施例によるパルス信号形
成手段を用いる意味はない。
なお、上記第５の実施例では１／（Ｎ／２）分周回路の
分周出力のデユーティ比を１／２に形成する例について
示したが、このような分周出力に限らず、デユーティ比
が１／２でない任意のパルス信号からデユーティ比が１
７２の信号を形成する方法について以下に説明する。
分周出力のデユーティ比を１／２に形成する例について
示したが、このような分周出力に限らず、デユーティ比
が１／２でない任意のパルス信号からデユーティ比が１
７２の信号を形成する方法について以下に説明する。
即ち、第９図はこの発明の第６の実施例であるパルス信
号作成回路を示すもので、図において、１００は位相遅
延回路であり、１０１は差動増幅回路であり、ＩＮＩは
入力信号端子、０ＵＴＩは出力信号端子、Ｄ、／Ｄは差
動増幅回路の信号入力端子と反転信号入力端子であり、
Ｎ１００．Ｎ１０１はそれぞれ差動増幅回路入力信号で
ある。
号作成回路を示すもので、図において、１００は位相遅
延回路であり、１０１は差動増幅回路であり、ＩＮＩは
入力信号端子、０ＵＴＩは出力信号端子、Ｄ、／Ｄは差
動増幅回路の信号入力端子と反転信号入力端子であり、
Ｎ１００．Ｎ１０１はそれぞれ差動増幅回路入力信号で
ある。
次に動作について説明する。
デユーティ比が１／２でない入力パルス信号ＩＮ１は２
つに分れ、一方はそのまま差動増幅器１０１に入力され
他方は位相遅延回路に入力される。
つに分れ、一方はそのまま差動増幅器１０１に入力され
他方は位相遅延回路に入力される。
位相遅延回路に入力された信号は、位相遅延回路によっ
てパルス幅だけ位相が遅れ、さらに差動増幅１０１に入
力される。
てパルス幅だけ位相が遅れ、さらに差動増幅１０１に入
力される。
さらにこの動作について第１０図を用いて説明する０図
においてＩＮＩは入力信号を表しており、Ｎ１００．Ｎ
ｌ０Ｉは差動増幅器の入力信号を表しており、図におい
て破線がＮｌ０Ｉであり、Ｎ１０１′は入力信号ＩＮＩ
をパルス幅だけ遅延したときの信号であり、０ＵＴＩは
出力信号を表している。上記第５の実施例と同様に、入
力されたパルス信号ＩＮＩがＧＨ，帯以上の高周波の場
合、回路内の配線に影響によって図に示したＮ１００の
ように信号の立ち上がり立ち下がり時間が大きくなる。
においてＩＮＩは入力信号を表しており、Ｎ１００．Ｎ
ｌ０Ｉは差動増幅器の入力信号を表しており、図におい
て破線がＮｌ０Ｉであり、Ｎ１０１′は入力信号ＩＮＩ
をパルス幅だけ遅延したときの信号であり、０ＵＴＩは
出力信号を表している。上記第５の実施例と同様に、入
力されたパルス信号ＩＮＩがＧＨ，帯以上の高周波の場
合、回路内の配線に影響によって図に示したＮ１００の
ように信号の立ち上がり立ち下がり時間が大きくなる。
これは同様にＮｌ０Ｉの信号にも生じる。
この２つの信号を差動増幅器１０１に入力すると、差動
増幅器では入力される２つの信号を比較するため、出力
信号０ＵＴＩとして図に示したようなパルス幅が周期の
１／２（デユーティ比１／２）の信号が得られる。
増幅器では入力される２つの信号を比較するため、出力
信号０ＵＴＩとして図に示したようなパルス幅が周期の
１／２（デユーティ比１／２）の信号が得られる。
従って、このような末弟６の実施例においては、デユー
ティ比が１／２の信号を得るのに際し、従来の第１７図
に示すパルス信号作成回路を用いた場合とは異なり、簡
単な回路構成でしかも使用可能な周波数範囲を広くとる
ことができる。
ティ比が１／２の信号を得るのに際し、従来の第１７図
に示すパルス信号作成回路を用いた場合とは異なり、簡
単な回路構成でしかも使用可能な周波数範囲を広くとる
ことができる。
なお、上記第６の実施例では、周期とパルス幅が同一で
位相がパルス幅だけ遅れた信号を作るために、位相遅延
回路を用いたがこれは他の手法で同様な信号が得られる
のであれば他の方法を用いても構わない。
位相がパルス幅だけ遅れた信号を作るために、位相遅延
回路を用いたがこれは他の手法で同様な信号が得られる
のであれば他の方法を用いても構わない。
以上のように本発明に係わる分周回路は、１／（Ｎ／２
）分周信号を得るためにマスタースレーブ型のフリップ
フロップ（Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路を構
成し、その１／Ｎ分周回路から周期が同じで位相のこと
なる出力信号を２つ以上取り出し、これらの信号を合成
することで１／（Ｎ／２）分周信号を得ているので、分
周回路の出力として周期が時間ごとに変化することのな
い出力を得ることができ、さらにＮが偶数の場合にはパ
ルス幅が周期の１／２の出力も得ることができ、分周出
力信号を用いて信号の歪みを生じることなく、高精度に
変復調を行うことができる効果がある。
）分周信号を得るためにマスタースレーブ型のフリップ
フロップ（Ｍ−３Ｆ／Ｆ）を用いて１／Ｎ分周回路を構
成し、その１／Ｎ分周回路から周期が同じで位相のこと
なる出力信号を２つ以上取り出し、これらの信号を合成
することで１／（Ｎ／２）分周信号を得ているので、分
周回路の出力として周期が時間ごとに変化することのな
い出力を得ることができ、さらにＮが偶数の場合にはパ
ルス幅が周期の１／２の出力も得ることができ、分周出
力信号を用いて信号の歪みを生じることなく、高精度に
変復調を行うことができる効果がある。
また、本発明においては、前記の構成の１／（Ｎ／２）
分周回路に差動増幅回路を設け、１／（Ｎ／２）分周回
路から周期とパルス幅が同一で互いの位相がパルス幅だ
け異なっている２つの信号を取り出してこれを差動増幅
回路を用いて合成しているので、パルス幅が周期の１／
２である分周信号出力が得られる効果がある。
分周回路に差動増幅回路を設け、１／（Ｎ／２）分周回
路から周期とパルス幅が同一で互いの位相がパルス幅だ
け異なっている２つの信号を取り出してこれを差動増幅
回路を用いて合成しているので、パルス幅が周期の１／
２である分周信号出力が得られる効果がある。
また、本発明のパルス信号作成回路では、周期とパルス
幅が同一で互いの位相がパルス幅だけ異なっている２つ
の信号を差動増幅回路を入力して、この２つの信号を比
較した出力を出力信号としているので、パルス幅が周期
の１／２でない信号からパルス幅が１／２の信号を取り
出すことができるという効果がある。
幅が同一で互いの位相がパルス幅だけ異なっている２つ
の信号を差動増幅回路を入力して、この２つの信号を比
較した出力を出力信号としているので、パルス幅が周期
の１／２でない信号からパルス幅が１／２の信号を取り
出すことができるという効果がある。
第１図は本発明の第１の実施例による分周回路の構成を
示す図、第２図は第１図の分周回路の動作を説明するた
めの信号波形を示す図、第３図は本発明の第２の実施例
による分周回路の構成を示す図、第４図は第３図の分周
回路の動作を説明するための信号波形を示す図、第５図
は本発明の第３の実施例による分周回路の構成を示す図
、第６図は第５図の分周回路の動作を説明するための信
号波形を示す図、第７図は本発明の第４の実施例による
分周回路の構成を示す図、第８図は第７図の分周回路の
動作を説明するための信号波形を示す図、第９図は本発
明の第６の実施例によるパルス信号作成回路の構成を示
す図、第１０図は第９図のパルス信号作成回路の動作を
説明するための信号波形を示す図、第１１図は本発明の
第５の実施例による分周回路の構成を示す図、第１２図
は第１１図の分周回路の動作を説明するための信号波形
を示す図、第１３図は従来の分周回路の構成を示す図、
第１４図は第１３図の分周回路の動作を説明するための
信号波形を示す図、第１５図は他の従来例による分周回
路の構成を示す図、第１６図は第１５図の分周回路の動
作を説明するための信号波形を示す図、第１７図は従来
のパルス信号形成装置を示す図である。 図において１０，２０，３０．６０はそれぞれマスター
スレーブ型フリップフロップ回路（ＭＳ Ｆ／Ｆ）で
あり、１１および１２．２１および２２．３１および３
２．６１および６２はそれぞれＭ−３Ｆ／Ｆのマスター
段とスレーブ段を表している。５１，５１，５３．５４
はＡＮＤ回路であり、４１．４２，４３．４４はＯＲ回
路で、４５はＮＯＲ回路であり、１０１は位相遅延回路
、１０１は差動増幅器、２００はバンドパスフィルタ、
２０１はパルス波形形成装置である。ＴとＴＢはそれぞ
れ分周信号入力端子と分周信号の反転信号の入力端子で
あり、ＯＵＴは分周信号出力端子で、ＩＮ、ＩＮＩは入
力信号―−子である。またり、Ｑ、／Ｑ、Ｔ、はそれぞ
れＭ−ＳＦ／Ｆ（７）データ入力端子、出力信号端子１
反転信号出力端子、クロック信号入力端子でありＤＭ、
ＱＭ、／ＱＭ、ＴＭ、／ＴＭ、ＤＳ、ＱＳ、／ＱＳ、Ｔ
Ｓ。 ／ＴＳはそれぞれＭ−３Ｆ／Ｆのマスター段とスレーブ
段のデータ入力端子、出力信号端子２反転信号出力端子
、クロック信号入力端子、クロック信号の反転信号入力
端子である。Ｎ１１〜Ｎ２００、Ｎｌ０Ｉ”は各信号線
の電位もしくは波形を表している。 なお図中、同一符号は同−又は相当部分を示す。 第２図
示す図、第２図は第１図の分周回路の動作を説明するた
めの信号波形を示す図、第３図は本発明の第２の実施例
による分周回路の構成を示す図、第４図は第３図の分周
回路の動作を説明するための信号波形を示す図、第５図
は本発明の第３の実施例による分周回路の構成を示す図
、第６図は第５図の分周回路の動作を説明するための信
号波形を示す図、第７図は本発明の第４の実施例による
分周回路の構成を示す図、第８図は第７図の分周回路の
動作を説明するための信号波形を示す図、第９図は本発
明の第６の実施例によるパルス信号作成回路の構成を示
す図、第１０図は第９図のパルス信号作成回路の動作を
説明するための信号波形を示す図、第１１図は本発明の
第５の実施例による分周回路の構成を示す図、第１２図
は第１１図の分周回路の動作を説明するための信号波形
を示す図、第１３図は従来の分周回路の構成を示す図、
第１４図は第１３図の分周回路の動作を説明するための
信号波形を示す図、第１５図は他の従来例による分周回
路の構成を示す図、第１６図は第１５図の分周回路の動
作を説明するための信号波形を示す図、第１７図は従来
のパルス信号形成装置を示す図である。 図において１０，２０，３０．６０はそれぞれマスター
スレーブ型フリップフロップ回路（ＭＳ Ｆ／Ｆ）で
あり、１１および１２．２１および２２．３１および３
２．６１および６２はそれぞれＭ−３Ｆ／Ｆのマスター
段とスレーブ段を表している。５１，５１，５３．５４
はＡＮＤ回路であり、４１．４２，４３．４４はＯＲ回
路で、４５はＮＯＲ回路であり、１０１は位相遅延回路
、１０１は差動増幅器、２００はバンドパスフィルタ、
２０１はパルス波形形成装置である。ＴとＴＢはそれぞ
れ分周信号入力端子と分周信号の反転信号の入力端子で
あり、ＯＵＴは分周信号出力端子で、ＩＮ、ＩＮＩは入
力信号―−子である。またり、Ｑ、／Ｑ、Ｔ、はそれぞ
れＭ−ＳＦ／Ｆ（７）データ入力端子、出力信号端子１
反転信号出力端子、クロック信号入力端子でありＤＭ、
ＱＭ、／ＱＭ、ＴＭ、／ＴＭ、ＤＳ、ＱＳ、／ＱＳ、Ｔ
Ｓ。 ／ＴＳはそれぞれＭ−３Ｆ／Ｆのマスター段とスレーブ
段のデータ入力端子、出力信号端子２反転信号出力端子
、クロック信号入力端子、クロック信号の反転信号入力
端子である。Ｎ１１〜Ｎ２００、Ｎｌ０Ｉ”は各信号線
の電位もしくは波形を表している。 なお図中、同一符号は同−又は相当部分を示す。 第２図
Claims (8)
- （１）マスタースレーブ型のフリップフロップ回路を３
個以上縦続接続して１／Ｎ分周回路を構成し、各フリッ
プフロップ回路のマスター段とスレーブ段からそれぞれ
周期が同一で位相の異なる２つ以上の出力を取り出して
、それらの信号の組み合わせから１／（Ｎ／２）分周出
力信号を得ることを特徴とする分周回路。 - （２）マスタースレーブ型のフリップフロップ回路を３
個縦続接続して１／５分周回路を構成し、第１段及び第
２段のフリップフロップ回路のマスター段の反転出力を
入力とする第１のＡＮＤ回路と、 第２段のフリップフロップ回路のスレーブ段の出力と第
３段のフリップフロップ回路のスレーブ段の反転出力を
入力とする第２のＡＮＤ回路と、前記第１及び第２のＡ
ＮＤ回路の出力を入力とするＯＲ回路とを備え、 該ＯＲ回路から１／２．５分周出力を得ることを特徴と
する分周回路。 - （３）マスタースレーブ型のフリップフロップ回路を３
個縦続接続して１／５分周回路を構成し、第１段及び第
３段のフリップフロップ回路のスレーブ段の出力を入力
とする第１のＡＮＤ回路と、第１段のフリップフロップ
回路のマスター段の出力と第２段のフリップフロップ回
路のマスター段の反転出力とを入力とする第２のＡＮＤ
回路と、前記第１、第２のＡＮＤ回路の出力を入力とす
るＯＲ回路とを備え、 該ＯＲ回路から１／２．５分周出力を得ることを特徴と
する分周回路。 - （４）マスタースレーブ型のフリップフロップ回路を３
個縦続接続して１／６分周回路を構成し、第１段のフリ
ップフロップ回路のスレーブ段の出力と、第３段のフリ
ップフロップ回路のマスター段の出力を入力とするＮＯ
Ｒ回路と、 第１段のフリップフロップ回路のスレーブ段の出力と、
第３段のフリップフロップ回路のマスター段の出力を入
力とするＡＮＤ回路と、 前記ＮＯＲ回路とＡＮＤ回路との出力を入力とするＯＲ
回路とを備え、 該ＯＲ回路から１／３分周出力を得ることを特徴とする
分周回路。 - （５）マスタースレーブ型のフリップフロップ回路を４
個縦続接続して１／７分周回路を構成し、第１段のフリ
ップフロップ回路のマスター段の出力と第２段のフリッ
プフロップ回路のスレーブ段の出力とを入力とする第１
のＯＲ回路と、第３段のマスター段の反転出力と第４段
のスレーブ段の出力とを入力とする第２のＯＲ回路と、
前記第１、第２のＯＲ回路の出力を入力とするＡＮＤ回
路とを備え、 該ＡＮＤ回路から１／３．５分周出力を得ることを特徴
する分周回路。 - （６）請求項１記載の分周回路に、さらに差動増幅回路
を設け、 請求項１記載の分周回路の出力である、周期とパルス幅
が同一で互いの位相がパルス幅だけ異なる２つの１／（
Ｎ／２）分周出力信号を前記差動増幅回路に入力し、 該差動増幅回路からパルス幅が前記周期の１／２である
１／（Ｎ／２）分周出力信号を得ることを特徴とする請
求項１記載の分周回路。 - （７）マスタースレーブ型のフリップフロップ回路を３
個縦続接続して１／５分周回路を構成し、第１段及び第
２段のフリップフロップ回路のマスター段の反転出力を
入力とする第１のＡＮＤ回路と、 第２段のフリップフロップ回路のスレーブ段の出力と第
３段のフリップフロップ回路のスレーブ段の反転出力を
入力とする第２のＡＮＤ回路と、第１段のフリップフロ
ップ回路のマスター段の出力と第２段のフリップフロッ
プ回路のスレーブ段の出力を入力とする第３のＡＮＤ回
路と、第１段のフリップフロップ回路のスレーブ段の反
転出力と第２段のフリップフロップ回路のマスター段の
反転出力を入力とする第４のＡＮＤ回路と、 前記第１、第２のＡＮＤ回路の出力を入力とするＯＲ回
路と、 前記第３、第４のＡＮＤ回路の出力を入力とするＮＯＲ
回路と、 前記ＯＲ回路とＮＯＲ回路の出力を入力とする差動増幅
回路とを備え、 該差動増幅回路からパルス幅が周期の１／２である１／
２．５分周出力を得ることを特徴とする分周回路。 - （８）パルス幅がその周期の１／２でない入力信号と、
その周期とパルス幅が前記入力信号の同一で、その位相
が前記入力信号に対してパルス幅だけ異なっている遅延
入力信号とを入力とする差動増幅回路を備え、 該差動増幅回路からパルス幅が前記入力信号の周期の１
／２である出力を出力することを特徴とするパルス信号
作成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223406A JP2853894B2 (ja) | 1990-08-24 | 1990-08-24 | 分周回路及びパルス信号作成回路 |
| EP91302557A EP0473251B1 (en) | 1990-08-24 | 1991-03-25 | Frequency divider and pulse signal former |
| DE69115170T DE69115170T2 (de) | 1990-08-24 | 1991-03-25 | Frequenzteiler und Impulsformer. |
| US07/680,240 US5172400A (en) | 1990-08-24 | 1991-04-03 | Frequency divider employing multiple stages of master/slave flip-flops |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223406A JP2853894B2 (ja) | 1990-08-24 | 1990-08-24 | 分周回路及びパルス信号作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104614A true JPH04104614A (ja) | 1992-04-07 |
| JP2853894B2 JP2853894B2 (ja) | 1999-02-03 |
Family
ID=16797646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223406A Expired - Lifetime JP2853894B2 (ja) | 1990-08-24 | 1990-08-24 | 分周回路及びパルス信号作成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5172400A (ja) |
| EP (1) | EP0473251B1 (ja) |
| JP (1) | JP2853894B2 (ja) |
| DE (1) | DE69115170T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
| JP2007124314A (ja) * | 2005-10-28 | 2007-05-17 | Fujitsu Ltd | 分周回路 |
| US7734001B2 (en) | 2004-02-09 | 2010-06-08 | Nec Electronics Corporation | Fractional frequency divider circuit and data transmission apparatus using the same |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI88837C (fi) * | 1991-08-15 | 1993-07-12 | Nokia Mobile Phones Ltd | Frekvensdividering med udda tal och decimaltal |
| JP2997139B2 (ja) * | 1992-12-03 | 2000-01-11 | 富士通株式会社 | 分周回路 |
| US5469116A (en) * | 1994-01-27 | 1995-11-21 | Sgs-Thomson Microelectronics, Inc. | Clock generator circuit with low current frequency divider |
| US5485110A (en) * | 1994-02-01 | 1996-01-16 | Motorola Inc. | ECL differential multiplexing circuit |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| DE69820326T2 (de) * | 1997-04-15 | 2004-11-18 | Koninklijke Philips Electronics N.V. | Frequenzteiler |
| GB9721082D0 (en) * | 1997-10-03 | 1997-12-03 | Cambridge Consultants | Integrated circuit |
| FR2769432B1 (fr) * | 1997-10-03 | 2000-01-28 | Thomson Csf | Diviseur de frequence a modulo variable |
| JP3572908B2 (ja) * | 1997-11-19 | 2004-10-06 | 日本プレシジョン・サーキッツ株式会社 | 分周回路 |
| US5948046A (en) * | 1997-12-15 | 1999-09-07 | Telefonaktiebolaget Lm Ericsson | Multi-divide frequency division |
| US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
| US6501815B1 (en) * | 2000-06-30 | 2002-12-31 | Cypress Semiconductor Corp. | Loadable divide-by-N with fixed duty cycle |
| US6389095B1 (en) * | 2000-10-27 | 2002-05-14 | Qualcomm, Incorporated | Divide-by-three circuit |
| US6983166B2 (en) | 2001-08-20 | 2006-01-03 | Qualcomm, Incorporated | Power control for a channel with multiple formats in a communication system |
| US6559726B1 (en) | 2001-10-31 | 2003-05-06 | Cypress Semiconductor Corp. | Multi-modulus counter in modulated frequency synthesis |
| US20030231736A1 (en) * | 2002-03-25 | 2003-12-18 | Mitsuhiro Yamamura | Counter circuit |
| US7151810B2 (en) * | 2002-04-26 | 2006-12-19 | Intel Corporation | Data and clock synchronization in multi-channel communications |
| CN1820416A (zh) * | 2003-08-28 | 2006-08-16 | 富士通株式会社 | 同步分频器及其部件 |
| CN1320763C (zh) * | 2003-10-20 | 2007-06-06 | 扬智科技股份有限公司 | 具有非整数分频倍率的分频方法及相关信号电路 |
| US20050253630A1 (en) * | 2004-05-11 | 2005-11-17 | Hong-Yi Huang | Dual-modulus prescaler using double edge triggered D-flip-flops |
| US7379723B2 (en) * | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
| EP1776764B1 (en) * | 2004-08-06 | 2015-04-15 | Nxp B.V. | Frequency divider |
| TWI240370B (en) * | 2004-08-26 | 2005-09-21 | Airoha Tech Corp | Substrate structure underlying a pad and pad structure |
| US20060045202A1 (en) * | 2004-08-31 | 2006-03-02 | Aslam Rafi | Matching I and Q portions of a device |
| US7342425B1 (en) * | 2005-09-07 | 2008-03-11 | National Semiconductor Corporation | Method and apparatus for a symmetrical odd-number clock divider |
| TWI317211B (en) * | 2005-12-27 | 2009-11-11 | Memetics Technology Co Ltd | Configuration and controlling method of fractional-n pll having fractional frequency divider |
| US7411432B1 (en) * | 2006-07-31 | 2008-08-12 | Lattice Semiconductor Corporation | Integrated circuits and complementary CMOS circuits for frequency dividers |
| US7796721B2 (en) * | 2008-10-30 | 2010-09-14 | Texas Instruments Incorporated | High speed, symmetrical prescaler |
| US8314639B2 (en) * | 2010-03-24 | 2012-11-20 | Mediatek Inc. | Frequency divider for generating output clock signal with duty cycle different from duty cycle of input clock signal |
| US8675810B2 (en) * | 2012-06-29 | 2014-03-18 | Intel Corporation | Programmable low power multi-modulus divider with 50/50 duty cycle |
| CN109120257B (zh) * | 2018-08-03 | 2020-06-12 | 中国电子科技集团公司第二十四研究所 | 一种低抖动分频时钟电路 |
| US11955982B2 (en) * | 2022-06-29 | 2024-04-09 | Ati Technologies Ulc | Granular clock frequency division using dithering mechanism |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943379A (en) * | 1974-10-29 | 1976-03-09 | Rca Corporation | Symmetrical odd modulus frequency divider |
| NL7902111A (nl) * | 1979-03-16 | 1980-09-18 | Philips Nv | Inrichting voor het delen van een terugkerend ingangs- signaal door een gebroken faktor f, met name voor f=n-1/2. |
| JPS59178689A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | シフトレジスタ |
| JPS59181831A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 可変分周器 |
| DE3343573A1 (de) * | 1983-12-01 | 1985-06-13 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare halbleiterschaltung fuer einen frequenzteiler |
| JPS60216629A (ja) * | 1984-04-12 | 1985-10-30 | Oki Electric Ind Co Ltd | ２モジユラスプリスケ−ラ |
| JPS60227520A (ja) * | 1984-04-25 | 1985-11-12 | Matsushita Electric Ind Co Ltd | ２／３分周回路 |
| EP0163175B1 (de) * | 1984-05-16 | 1990-08-29 | Siemens Aktiengesellschaft | Breitbandfrequenzteiler |
| JPS6157632A (ja) * | 1984-08-29 | 1986-03-24 | Shintetsukusu:Kk | 柔軟性遮音シ−ト用フイラ− |
| JPS61230427A (ja) * | 1985-04-03 | 1986-10-14 | Matsushita Electric Ind Co Ltd | ２／（２ｎ＋１）分周回路 |
| FR2595520B1 (fr) * | 1986-03-07 | 1993-09-10 | Thomson Csf | Compteur binaire elementaire, compteur binaire synchrone et diviseur de frequence mettant en oeuvre ce compteur elementaire |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
-
1990
- 1990-08-24 JP JP2223406A patent/JP2853894B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-25 DE DE69115170T patent/DE69115170T2/de not_active Expired - Fee Related
- 1991-03-25 EP EP91302557A patent/EP0473251B1/en not_active Expired - Lifetime
- 1991-04-03 US US07/680,240 patent/US5172400A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7734001B2 (en) | 2004-02-09 | 2010-06-08 | Nec Electronics Corporation | Fractional frequency divider circuit and data transmission apparatus using the same |
| JP2005341596A (ja) * | 2004-05-28 | 2005-12-08 | Internatl Business Mach Corp <Ibm> | 対称的な出力を有するプログラマブル周波数分割器 |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
| JP2007124314A (ja) * | 2005-10-28 | 2007-05-17 | Fujitsu Ltd | 分周回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0473251A1 (en) | 1992-03-04 |
| US5172400A (en) | 1992-12-15 |
| DE69115170D1 (de) | 1996-01-18 |
| DE69115170T2 (de) | 1996-05-02 |
| EP0473251B1 (en) | 1995-12-06 |
| JP2853894B2 (ja) | 1999-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04104614A (ja) | 分周回路及びパルス信号作成回路 | |
| US5365119A (en) | Circuit arrangement | |
| JP5522050B2 (ja) | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 | |
| CN108445734A (zh) | 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器 | |
| JPH0439690B2 (ja) | ||
| KR950009450A (ko) | 데이타 동기 시스템 및 방법 | |
| US6389095B1 (en) | Divide-by-three circuit | |
| US5185537A (en) | Gate efficient digital glitch filter for multiple input applications | |
| US7358782B2 (en) | Frequency divider and associated methods | |
| US7342425B1 (en) | Method and apparatus for a symmetrical odd-number clock divider | |
| CN217388682U (zh) | 整数分频器及电子设备 | |
| JP2003188716A (ja) | ２モジュラスプリスケーラ回路 | |
| Morozov et al. | Delta-sigma modulator of the analog-to-digital converter with ternary data encoding | |
| JPH07336217A (ja) | 信号処理回路 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| JPH06216761A (ja) | 奇数分周回路およびこれを用いたフェーズロックループ回路 | |
| JPH0286214A (ja) | 奇数分周回路 | |
| KR930004267B1 (ko) | 잡음펄스 억제회로 | |
| JPH0529924A (ja) | ９分周回路 | |
| JPH0613892A (ja) | 分周回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH11234094A (ja) | トリガ回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPS62227220A (ja) | 分周回路 | |
| JPH07106953A (ja) | 分周器 |