JPH04105321A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04105321A JPH04105321A JP2224030A JP22403090A JPH04105321A JP H04105321 A JPH04105321 A JP H04105321A JP 2224030 A JP2224030 A JP 2224030A JP 22403090 A JP22403090 A JP 22403090A JP H04105321 A JPH04105321 A JP H04105321A
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- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials
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- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
金属シリコン化合物と非単結晶シリコンの積層膜のドラ
イエツチング方法に関し、 フロン規制にかかるガスや堆積性ガスを用いることなく
、該金属シリコン化合物と多結晶シリコンの積層膜を略
垂直形状に加工し、かつ、下地の酸化シリコンに対し、
高い選択比を有し、かつ、基板内や粗密のパターン間で
形状差のないドライエツチング技術の提供を目的とし、 酸化膜を有する基板上に形成された金属シリコン化合物
と非単結晶シリコンの積層膜のドライエツチングにおい
て、該積層膜上に有機物膜を有するマスクを形成し、し
かる後塩素と酸素を含む混合ガスのプラズマ雰囲気中で
、該基板を６０℃以上の温度に加熱させてなすエツチン
グにより該積層膜を略垂直な断面形状に加工する工程を
含み構成する。
イエツチング方法に関し、 フロン規制にかかるガスや堆積性ガスを用いることなく
、該金属シリコン化合物と多結晶シリコンの積層膜を略
垂直形状に加工し、かつ、下地の酸化シリコンに対し、
高い選択比を有し、かつ、基板内や粗密のパターン間で
形状差のないドライエツチング技術の提供を目的とし、 酸化膜を有する基板上に形成された金属シリコン化合物
と非単結晶シリコンの積層膜のドライエツチングにおい
て、該積層膜上に有機物膜を有するマスクを形成し、し
かる後塩素と酸素を含む混合ガスのプラズマ雰囲気中で
、該基板を６０℃以上の温度に加熱させてなすエツチン
グにより該積層膜を略垂直な断面形状に加工する工程を
含み構成する。
〔産業上の利用分野］
本発明は、金属シリコン化合物と非単結晶シリコンの積
層膜のドライエツチング方法に関する。
層膜のドライエツチング方法に関する。
半導体デバイスの微細化に伴い、低い抵抗を有する金属
シリコン化合物と多結晶シリコンの積層膜がゲート電極
の材料として多く用いられている。
シリコン化合物と多結晶シリコンの積層膜がゲート電極
の材料として多く用いられている。
これらをエツチングするガスとしてＳＦ、’ＰＣＣ１４
を用いたドライエツチング方法が提供されているが、従
来の方法では、サイドエツチングが生じ易（、寸法精度
も悪い。さらには酸化シリコンに対する多結晶シリコン
の選択比が低い。そこで、これらの要求を満たす微細パ
ターン形成技術が必要である。
を用いたドライエツチング方法が提供されているが、従
来の方法では、サイドエツチングが生じ易（、寸法精度
も悪い。さらには酸化シリコンに対する多結晶シリコン
の選択比が低い。そこで、これらの要求を満たす微細パ
ターン形成技術が必要である。
これまで金属シリコン化合物と多結晶シリコンの積層膜
をドライエツチングする技術としては次に示すものがあ
る。
をドライエツチングする技術としては次に示すものがあ
る。
■ ＳＦ、と０□の混合ガスによるドライエツチング方
法。〔文献名：“低周波励起平行平板型リアクタを用い
たＳＦ、グロー放電によるポリサイド構造のエツチング
” ： Ｍ、Ｅ、Ｃｏｅ、Ｓ、Ｈ，Ｒｏｇｅｒｓ：５
ｏｌｉｄ ５ｔａｔｅ ｔｅｃｈｎｏｌｏｇｙ （日本
版） 、０ｃｔｏｂｅｒ■ 金属シリサイドに対してフ
ッ素を含むガスを用いた反応性イオンエツチングを行い
、多結晶シリコンに対して塩素系ガスを用いた反応性イ
オンエツチングを行うという２段階エツチング。
法。〔文献名：“低周波励起平行平板型リアクタを用い
たＳＦ、グロー放電によるポリサイド構造のエツチング
” ： Ｍ、Ｅ、Ｃｏｅ、Ｓ、Ｈ，Ｒｏｇｅｒｓ：５
ｏｌｉｄ ５ｔａｔｅ ｔｅｃｈｎｏｌｏｇｙ （日本
版） 、０ｃｔｏｂｅｒ■ 金属シリサイドに対してフ
ッ素を含むガスを用いた反応性イオンエツチングを行い
、多結晶シリコンに対して塩素系ガスを用いた反応性イ
オンエツチングを行うという２段階エツチング。
〔特公昭６１−１６８２２８ シャープ 圧端〕■
Ｃ１２とＢＣＩ、の混合ガスによる金属シリコン化合物
と多結晶シリコンの二層膜のドライエツチング方法。〔
特願昭５９−８５０５１ シーメンス ハスラー〕 また、高融点金属や高融点金属シリサイドの単層のドラ
イエツチングする技術としては次に示すものがある。
Ｃ１２とＢＣＩ、の混合ガスによる金属シリコン化合物
と多結晶シリコンの二層膜のドライエツチング方法。〔
特願昭５９−８５０５１ シーメンス ハスラー〕 また、高融点金属や高融点金属シリサイドの単層のドラ
イエツチングする技術としては次に示すものがある。
■ Ｃ１２と０□の混合ガスによる金属シリサイド単層
の反応性イオンエツチング Ｃ特公昭６０−０６４４７６ 富士通 深野〕〔特
公平０１−２４３４３０ 日本電気 杉戸〕〔詩公千
〇２−０９４５２０ 東芝 封口〕〔発明が解決
しようとする課題］ 従来技術■の方法では、サイドエツチングが大きく入り
、垂直形状は得られない。
の反応性イオンエツチング Ｃ特公昭６０−０６４４７６ 富士通 深野〕〔特
公平０１−２４３４３０ 日本電気 杉戸〕〔詩公千
〇２−０９４５２０ 東芝 封口〕〔発明が解決
しようとする課題］ 従来技術■の方法では、サイドエツチングが大きく入り
、垂直形状は得られない。
従来技術■の方法では、１段階目のエンチングでｓＦ、
とＣＣｌ４．２段階目のエツチングでＣＣｌ４と０□を
用いているが、サイドエツチングの量を低減できても垂
直形状は得られない。そして、酸化シリコンに対する選
択比は１段階目のエツチングで１〜２．２段階目のエツ
チングでも２〜３と低い。また、パターンが粗の部分と
密の部分とで形状差があるため、粗密を共有する半導体
装置の製造には處していない。さらには、ＣＣＩ。
とＣＣｌ４．２段階目のエツチングでＣＣｌ４と０□を
用いているが、サイドエツチングの量を低減できても垂
直形状は得られない。そして、酸化シリコンに対する選
択比は１段階目のエツチングで１〜２．２段階目のエツ
チングでも２〜３と低い。また、パターンが粗の部分と
密の部分とで形状差があるため、粗密を共有する半導体
装置の製造には處していない。さらには、ＣＣＩ。
はフロン規制により今後使用できなくなったガスである
。
。
従来技術■の方法では、堆積性ガスであるＢＣｌｆｆを
用いたことで該積層膜の側壁を保護して垂直加工が可能
となるが、ＢＣｌｚのわずかな量がエッチレートや形状
の変化を招くためにエツチング反応室内に堆積したＢＣ
Ｌの量の影響を受けて再現性が悪い。また、ＢＣｌｚが
堆積性ガスであるため、マスフローを詰まらせたり、エ
ツチング反応室内に堆積してパーティクルの原因になっ
たりする。ＢＣｌ、の代わりにＳ ｉ Ｃｌ ４を用い
ても同様な問題を引き起こす。
用いたことで該積層膜の側壁を保護して垂直加工が可能
となるが、ＢＣｌｚのわずかな量がエッチレートや形状
の変化を招くためにエツチング反応室内に堆積したＢＣ
Ｌの量の影響を受けて再現性が悪い。また、ＢＣｌｚが
堆積性ガスであるため、マスフローを詰まらせたり、エ
ツチング反応室内に堆積してパーティクルの原因になっ
たりする。ＢＣｌ、の代わりにＳ ｉ Ｃｌ ４を用い
ても同様な問題を引き起こす。
従来技術■の方法を用いて、金属シリコン化合物と多結
晶シリコンの積層膜をエツチングした結果、垂直形状は
得られなかった。なぜなら、上層の金属シリコン化合物
よりも下層の多結晶シリコンのエッチレートの方が速い
ためである。また、金属シリコン化合物のエッチレート
の均一性が悪いため、形状も基板内で均一にならない。
晶シリコンの積層膜をエツチングした結果、垂直形状は
得られなかった。なぜなら、上層の金属シリコン化合物
よりも下層の多結晶シリコンのエッチレートの方が速い
ためである。また、金属シリコン化合物のエッチレート
の均一性が悪いため、形状も基板内で均一にならない。
そこで、フロン規制にかかるガスや堆積性ガスを用いる
ことなく、該金属シリコン化合物と多結晶シリコンの積
層膜を略垂直形状に加工し、かつ、下地の酸化シリコン
に対し、高い選択比を有し、かつ、基板内や粗密のパタ
ーン間で形状差のないドライエツチング技術が必要であ
る。
ことなく、該金属シリコン化合物と多結晶シリコンの積
層膜を略垂直形状に加工し、かつ、下地の酸化シリコン
に対し、高い選択比を有し、かつ、基板内や粗密のパタ
ーン間で形状差のないドライエツチング技術が必要であ
る。
上記の課題は、酸化膜を有する基板上に形成された金属
シリコン化合物と非単結晶シリコンの積層膜上に有機物
膜を有するマスクを形成し、しかる後塩素と酸素を含む
混合ガスのプラズマ雰囲気中で、該基板を６０℃以上の
温度に加熱させてなすエツチングにより該積層膜を略垂
直な断面形状に加工する工程を含むことを特徴とする本
発明の第１の半導体装置の製造方法、又は、酸化膜を有
する基板上に形成された金属シリコン化合物と非単結晶
シリコンの積層膜上に有機物膜を有するマスクを形成し
、しかる後塩素と酸素を含む混合ガスのプラズマ雰囲気
中で、該基板を６０℃以上の温度に加熱させてなすエツ
チングにより、少くとも前記金属シリコン化合物膜を除
去して非単結晶シリコンを露出させた後ＨＢｒを含むガ
スのプラズマ雰囲気中で、該基板を６０℃以上の温度に
加熱させてなすエツチングにより、前記非単結晶シリコ
ンを除去することにより該積層膜を略垂直な断面形状に
加工する工程を含むことを特徴とする本発明の第２の半
導体装置の製造方法、もしくは、酸化膜を有する基板上
に形成された金属シリコン化合物と多結晶シリコンの積
層膜上に有機物膜と無機物膜の積層膜からなるマスクを
形成し、しかる後塩素と酸素を含む混合ガスのプラズマ
雰囲気中で、該基板を６０℃以上の温度に加熱させてな
すエツチングにより、少くとも前記金属シリコン化合物
膜を除去して非単結晶シリコンを露出させる工程と、つ
づいて該有機物膜のマスクを選択的に除去する工程と、
つづいて該無機物膜をマスクにしてＨＢｒを含むガスの
プラズマ雰囲気中で、該基板を６０℃以上の温度に加熱
させてなすエツチングにより、前記非単結晶シリコンを
除去する工程を行うことにより該積層膜を略垂直な断面
形状に加工することを特徴とする本発明の第３の半導体
装置の製造方法により、解決される。
シリコン化合物と非単結晶シリコンの積層膜上に有機物
膜を有するマスクを形成し、しかる後塩素と酸素を含む
混合ガスのプラズマ雰囲気中で、該基板を６０℃以上の
温度に加熱させてなすエツチングにより該積層膜を略垂
直な断面形状に加工する工程を含むことを特徴とする本
発明の第１の半導体装置の製造方法、又は、酸化膜を有
する基板上に形成された金属シリコン化合物と非単結晶
シリコンの積層膜上に有機物膜を有するマスクを形成し
、しかる後塩素と酸素を含む混合ガスのプラズマ雰囲気
中で、該基板を６０℃以上の温度に加熱させてなすエツ
チングにより、少くとも前記金属シリコン化合物膜を除
去して非単結晶シリコンを露出させた後ＨＢｒを含むガ
スのプラズマ雰囲気中で、該基板を６０℃以上の温度に
加熱させてなすエツチングにより、前記非単結晶シリコ
ンを除去することにより該積層膜を略垂直な断面形状に
加工する工程を含むことを特徴とする本発明の第２の半
導体装置の製造方法、もしくは、酸化膜を有する基板上
に形成された金属シリコン化合物と多結晶シリコンの積
層膜上に有機物膜と無機物膜の積層膜からなるマスクを
形成し、しかる後塩素と酸素を含む混合ガスのプラズマ
雰囲気中で、該基板を６０℃以上の温度に加熱させてな
すエツチングにより、少くとも前記金属シリコン化合物
膜を除去して非単結晶シリコンを露出させる工程と、つ
づいて該有機物膜のマスクを選択的に除去する工程と、
つづいて該無機物膜をマスクにしてＨＢｒを含むガスの
プラズマ雰囲気中で、該基板を６０℃以上の温度に加熱
させてなすエツチングにより、前記非単結晶シリコンを
除去する工程を行うことにより該積層膜を略垂直な断面
形状に加工することを特徴とする本発明の第３の半導体
装置の製造方法により、解決される。
金属シリコン化合物と多結晶シリコンの積層膜を略垂直
形状に加工するには、金属シリコン化合物のエッチレー
トと多結晶シリコンのエッチレートを同等、あるいは金
属シリコン化合物のエッチレートの方を速くする必要が
ある。有機物膜マスクとしてポジ型ホトレジスト（以下
、単にレジストという）を用い、金属シリコン化合物（
ここでは、タングステンシリサイドを用いた）と多結晶
シリコンの積層膜が形成されている基板を６０℃に加熱
して、エツチングガスにＣＩ、と０２の混合ガスを用い
てエツチングした結果、タングステンシリサイド（以下
、Ｗシリサイドという）のエッチレートと多結晶シリコ
ンのエッチレートがほぼ同等となった。さらに、基板の
温度を８０℃にして同様にエツチングしたところ、多結
晶シリコンのエッチレートに比べてＷシリサイドのエッ
チレートの方が速くなった。第１図に基板の温度に対す
る各膜のエッチレートとの関係を示した。そして、第２
図に基板の温度を変えて工・ノチングしたときの形状と
基板の温度との関係を示した。この結果、基板の温度を
６０℃以上にしたことによってＷシリサイドと多結晶シ
リコンの積層膜（以下、Ｗポリサイドという）が、略垂
直形状に加工できた。ただし、基板が１５０℃を越える
温度になるとレジストがこげてマスクにならないため、
基板の温度の上限は１５０℃までとする。また、基板の
温度を上げても酸化シリコンのエッチレートは変わらな
い（第１図参照）ので、基板の温度が高いほど酸化シリ
コンに対する多結晶シリコンの選択比も向上した。基板
の温度が８０℃のときの該選択比は４〜５となった。こ
の値は、従来技術■で得られた該選択比よりも高い。さ
らに、Ｗシリサイドのエッチレートの均一性も基板の温
度に依存し、基板の温度が高いほど該均一性は向上した
（第３図参照）。Ｗポリサイドのエツチングは、基板の
温度制御が重要である。
形状に加工するには、金属シリコン化合物のエッチレー
トと多結晶シリコンのエッチレートを同等、あるいは金
属シリコン化合物のエッチレートの方を速くする必要が
ある。有機物膜マスクとしてポジ型ホトレジスト（以下
、単にレジストという）を用い、金属シリコン化合物（
ここでは、タングステンシリサイドを用いた）と多結晶
シリコンの積層膜が形成されている基板を６０℃に加熱
して、エツチングガスにＣＩ、と０２の混合ガスを用い
てエツチングした結果、タングステンシリサイド（以下
、Ｗシリサイドという）のエッチレートと多結晶シリコ
ンのエッチレートがほぼ同等となった。さらに、基板の
温度を８０℃にして同様にエツチングしたところ、多結
晶シリコンのエッチレートに比べてＷシリサイドのエッ
チレートの方が速くなった。第１図に基板の温度に対す
る各膜のエッチレートとの関係を示した。そして、第２
図に基板の温度を変えて工・ノチングしたときの形状と
基板の温度との関係を示した。この結果、基板の温度を
６０℃以上にしたことによってＷシリサイドと多結晶シ
リコンの積層膜（以下、Ｗポリサイドという）が、略垂
直形状に加工できた。ただし、基板が１５０℃を越える
温度になるとレジストがこげてマスクにならないため、
基板の温度の上限は１５０℃までとする。また、基板の
温度を上げても酸化シリコンのエッチレートは変わらな
い（第１図参照）ので、基板の温度が高いほど酸化シリ
コンに対する多結晶シリコンの選択比も向上した。基板
の温度が８０℃のときの該選択比は４〜５となった。こ
の値は、従来技術■で得られた該選択比よりも高い。さ
らに、Ｗシリサイドのエッチレートの均一性も基板の温
度に依存し、基板の温度が高いほど該均一性は向上した
（第３図参照）。Ｗポリサイドのエツチングは、基板の
温度制御が重要である。
また、レジストの代わりに酸化シリコンをマスクに用い
て、Ｗポリサイドを８０℃に加熱して、エツチングガス
にＣ１２と０□の混合ガスを用いてエンチングした結果
、アンダーカットが生して略垂直形状とならなかった。
て、Ｗポリサイドを８０℃に加熱して、エツチングガス
にＣ１２と０□の混合ガスを用いてエンチングした結果
、アンダーカットが生して略垂直形状とならなかった。
このときの形状を第４図に示した。よって、本発明はレ
ジストマスクである必要がある。
ジストマスクである必要がある。
エツチングガスにＨＢｒを用い、レジストマスクを有す
るＷポリサイドを８０℃に加熱して工・ンチングしたと
ころ、Ｗシリサイドはほとんどエツチングできなかった
。よって、ＷシリサイドのエツチングにはＨＢｒは使え
ない。しかし、ＨＢｒをエツチングガスに用いて、レジ
ストマスクを有する多結晶シリコンを８０℃に加熱して
エツチングすると略垂直形状が得られ、このときの酸化
シリコンに対する多結晶シリコンの選択比は１０〜２０
程度が得られることは知られている。また、レジストの
代わりに酸化シリコンをマスクに用い、多結晶シリコン
を８０℃に加熱してエツチングしても略垂直形状が得ら
れ、このときの酸化シリコンに対する多結晶シリコンの
選択比は、酸化シリコンのエッチレートを速める作用を
持つ炭素が含まれるレジストを用いなかったことで１０
０以上得られることも公知である。
るＷポリサイドを８０℃に加熱して工・ンチングしたと
ころ、Ｗシリサイドはほとんどエツチングできなかった
。よって、ＷシリサイドのエツチングにはＨＢｒは使え
ない。しかし、ＨＢｒをエツチングガスに用いて、レジ
ストマスクを有する多結晶シリコンを８０℃に加熱して
エツチングすると略垂直形状が得られ、このときの酸化
シリコンに対する多結晶シリコンの選択比は１０〜２０
程度が得られることは知られている。また、レジストの
代わりに酸化シリコンをマスクに用い、多結晶シリコン
を８０℃に加熱してエツチングしても略垂直形状が得ら
れ、このときの酸化シリコンに対する多結晶シリコンの
選択比は、酸化シリコンのエッチレートを速める作用を
持つ炭素が含まれるレジストを用いなかったことで１０
０以上得られることも公知である。
よって、エツチングガスにＣＩ２と０２の混合ガスを用
い、レジストマスクを有するＷポリサイドを８０℃に加
熱してＷシリサイドをエツチング除去し、続いてエツチ
ングガスにＨＢｒを用い、レジストとＷシリサイドをマ
スクにした多結晶シリコンを８０℃に加熱して多結晶シ
リコンをエンチング除去することにより、Ｗポリサイド
は略垂直形状に加工され、このときの下地の酸化シリコ
ンに対する多結晶シリコンの選択比は１０〜２０程度が
得られる。
い、レジストマスクを有するＷポリサイドを８０℃に加
熱してＷシリサイドをエツチング除去し、続いてエツチ
ングガスにＨＢｒを用い、レジストとＷシリサイドをマ
スクにした多結晶シリコンを８０℃に加熱して多結晶シ
リコンをエンチング除去することにより、Ｗポリサイド
は略垂直形状に加工され、このときの下地の酸化シリコ
ンに対する多結晶シリコンの選択比は１０〜２０程度が
得られる。
従って、下地の酸化シリコンに対して５を越える選択比
が要求される場合は、前記した２段階エツチングが必要
である。
が要求される場合は、前記した２段階エツチングが必要
である。
第５図は、本発明を実施する際に用いた平行平板型ＲＩ
Ｅ装置の概略図である。ウェハステージは水冷機構を備
えており、循環水の温変調節によってウェハ温度を制御
した。そして、レーザー干渉計を用いて、金属シリコン
化合物と多結晶シリコンのエッチレートの測定と終点検
出を行った。
Ｅ装置の概略図である。ウェハステージは水冷機構を備
えており、循環水の温変調節によってウェハ温度を制御
した。そして、レーザー干渉計を用いて、金属シリコン
化合物と多結晶シリコンのエッチレートの測定と終点検
出を行った。
第６図は、本発明を実施する際に用いた試料の概略図で
ある。第６図（ａ）は、厚さ２００ｎｍの多結晶シリコ
ンと厚さ２００ｎ−のＷシリサイドを、熱酸化したウェ
ハ上に堆積し、レジストをマスクとした試料である。第
６図（ｂｌは、厚さ２００ｎｍの多結晶シリコンと厚さ
２００ｎｍのＷシリサイドを、熱酸化したウェハ上に堆
積し、上層にレジストを下層に酸化シリコンを積層した
マスクをＷシリサイド上に形成した試料である。
ある。第６図（ａ）は、厚さ２００ｎｍの多結晶シリコ
ンと厚さ２００ｎ−のＷシリサイドを、熱酸化したウェ
ハ上に堆積し、レジストをマスクとした試料である。第
６図（ｂｌは、厚さ２００ｎｍの多結晶シリコンと厚さ
２００ｎｍのＷシリサイドを、熱酸化したウェハ上に堆
積し、上層にレジストを下層に酸化シリコンを積層した
マスクをＷシリサイド上に形成した試料である。
（実施例１）
エツチングガスにＣｌ ｔと０２の混合ガスを用い、基
板の温度のみを変えて下記に示した条件で第６図＋ａｌ
の試料のエツチングを行った。なお、Ｃ１２と０．の混
合ガスの総流量は、１００ｓｅｃｍで一定とした。
板の温度のみを変えて下記に示した条件で第６図＋ａｌ
の試料のエツチングを行った。なお、Ｃ１２と０．の混
合ガスの総流量は、１００ｓｅｃｍで一定とした。
第１図に、基板の温度に対する各膜のエッチレートの変
化を示した。基板の温度が上がるにつれてＷシリサイド
と多結晶シリコンのエッチレートは速くなり、酸化シリ
コンのエッチレートは一定であったことから、高温はど
酸化シリコンに対する選択比が高くなることが確認され
た。基板の温度が８０℃のときの該選択比は５．０とな
った。第２図に、基板の温度を変えてエツチングしたと
きの形状と基板の温度との関係を示した。この結果、基
板の温度を６０℃以上にしたことによってＷポリサイド
は略垂直形状に加工できた。第３図に、基板の温度に対
するＷシリサイドのエッチレート分布（均一性）の変化
を示した。基板の温度が上がるにつれてＷシリサイドの
エッチレート分布は良くなり、６０℃以上では±１５％
でほぼ一定となった。
化を示した。基板の温度が上がるにつれてＷシリサイド
と多結晶シリコンのエッチレートは速くなり、酸化シリ
コンのエッチレートは一定であったことから、高温はど
酸化シリコンに対する選択比が高くなることが確認され
た。基板の温度が８０℃のときの該選択比は５．０とな
った。第２図に、基板の温度を変えてエツチングしたと
きの形状と基板の温度との関係を示した。この結果、基
板の温度を６０℃以上にしたことによってＷポリサイド
は略垂直形状に加工できた。第３図に、基板の温度に対
するＷシリサイドのエッチレート分布（均一性）の変化
を示した。基板の温度が上がるにつれてＷシリサイドの
エッチレート分布は良くなり、６０℃以上では±１５％
でほぼ一定となった。
（実施例２）
エツチングガスにＣ１ｚと０□の混合ガスを用い、０２
の混合割合を変えて下記に示した条件で第６図（ａｌの
試料のエツチングを行った。
の混合割合を変えて下記に示した条件で第６図（ａｌの
試料のエツチングを行った。
第７図に、０２の混合割合に対する各膜のエッチレート
の変化を示した。０２の混合割合が増えるにつれて各膜
のエッチレートは速くなり、１１％を越えると逆に遅く
なった。酸化シリコンに対する選択比はあまり変わらな
かった。Ｏｔの混合割合が１１％のときの該選択比は５
．０となった。
の変化を示した。０２の混合割合が増えるにつれて各膜
のエッチレートは速くなり、１１％を越えると逆に遅く
なった。酸化シリコンに対する選択比はあまり変わらな
かった。Ｏｔの混合割合が１１％のときの該選択比は５
．０となった。
第８図に、０！の混合割合を変えてエツチングしたとき
の形状を示した。０□の混合割合が６％を下回ると順テ
ーパー形状になり、６％〜３０％の範囲では略垂直形状
が得られたが、３０％を越えるとサイドエツチングが生
じた。第９図に、ｏ２の混合割合に対するＷシリサイド
のエッチレート分布（均一性）の変化を示した。ｏ２の
混合割合が増えるにつれてＷシリサイドのエッチレート
分布は良くなり、６％以上では±１４％でほぼ一定とな
った。
の形状を示した。０□の混合割合が６％を下回ると順テ
ーパー形状になり、６％〜３０％の範囲では略垂直形状
が得られたが、３０％を越えるとサイドエツチングが生
じた。第９図に、ｏ２の混合割合に対するＷシリサイド
のエッチレート分布（均一性）の変化を示した。ｏ２の
混合割合が増えるにつれてＷシリサイドのエッチレート
分布は良くなり、６％以上では±１４％でほぼ一定とな
った。
（実施例３）
１段階目のエツチングに０１□と０２−の混合ガスを用
い、２段階目のエツチングにＨＢｒを用いて下記に示し
た条件で、第６図（ａ）の試料のエンチングを行った。
い、２段階目のエツチングにＨＢｒを用いて下記に示し
た条件で、第６図（ａ）の試料のエンチングを行った。
この結果、形状は第１０図に示したように略垂直形状と
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１１となった。２段階目のＨＢｒを用い
たときの多結晶シリコンのエッチレート分布（均一性）
は±１０％となった。
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１１となった。２段階目のＨＢｒを用い
たときの多結晶シリコンのエッチレート分布（均一性）
は±１０％となった。
（実施例４）
１段階目のエツチングにＣＩ□と０□の混合ガスを用い
、２段階目のエツチングにＨＢｒを用いて下記に示した
条件で、第６図（ａ）の試料のエツチングを行った。
、２段階目のエツチングにＨＢｒを用いて下記に示した
条件で、第６図（ａ）の試料のエツチングを行った。
この結果、形状は第１０図に示したように略垂直形状と
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１７となった。２段階目のＨＢｒを用い
たときの多結晶シリコンのエッチレート分布（均一性）
は±５％となった。
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１７となった。２段階目のＨＢｒを用い
たときの多結晶シリコンのエッチレート分布（均一性）
は±５％となった。
（実施例５）
１段階目のエツチングにＣ１ｔと０２の混合ガスを用い
、２段階目のエツチングにＨＢｒを用いて下記に示した
条件で、第６図中）の試料のエツチングを行った。なお
、レジストは、１段階目のエツチングが終了後で、２段
階目の工・ノチングを始める前に除去した。
、２段階目のエツチングにＨＢｒを用いて下記に示した
条件で、第６図中）の試料のエツチングを行った。なお
、レジストは、１段階目のエツチングが終了後で、２段
階目の工・ノチングを始める前に除去した。
この結果、形状は第１１図に示したように略垂直形状と
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１００となった。２段階目のＨＢｒを用
いたときの多結晶シリコンのエッチレート分布（均一性
）は±５％となった。
なり、また、パターンの粗密に係わらす略垂直形状とな
った。下地の酸化シリコン膜との選択比は、１段階目で
５．２段階目で１００となった。２段階目のＨＢｒを用
いたときの多結晶シリコンのエッチレート分布（均一性
）は±５％となった。
（実施例６）
第６図ｆｂ）の試料のうち酸化シリコンの変わりに窒化
シリコンに代えて、１段階目のエツチングにＣ１２と０
２の混合ガスを用い、２段階目のエツチングにＨＢｒを
用いて下記に示した条件で、Ｗポリサイドのエツチング
を行った。
シリコンに代えて、１段階目のエツチングにＣ１２と０
２の混合ガスを用い、２段階目のエツチングにＨＢｒを
用いて下記に示した条件で、Ｗポリサイドのエツチング
を行った。
その結果、形状は第１１図に示した形状と同様な略垂直
形状が得られ、また、パターンの粗密に係わらす略垂直
形状となった。下地の酸化シリコン膜との選択比は、１
段階目で５．２段階目で１００となった。２段階目のＨ
Ｂｒを用いたときの多結晶シリコンのエッチレート分布
（均一性）は±５％となった。
形状が得られ、また、パターンの粗密に係わらす略垂直
形状となった。下地の酸化シリコン膜との選択比は、１
段階目で５．２段階目で１００となった。２段階目のＨ
Ｂｒを用いたときの多結晶シリコンのエッチレート分布
（均一性）は±５％となった。
以上説明したように、本発明によれば、Ｃ１ｔと０２の
混合ガスのプラズマを用い、６０℃以上１５０℃以下に
加熱された基板上に形成されたレジストマスクを有する
金属シリコン化合物と多結晶シリコンの積層膜を略垂直
形状に加工でき、さらに基板を加熱したことで基板内の
エッチレートの均一性を高める効果を奏し、さらに、堆
積性ガスを用いていないためにパーティクルの発生を抑
えることが可能になることにより、係る半導体デバイス
微細加工技術の向上に寄与するところが大きい。
混合ガスのプラズマを用い、６０℃以上１５０℃以下に
加熱された基板上に形成されたレジストマスクを有する
金属シリコン化合物と多結晶シリコンの積層膜を略垂直
形状に加工でき、さらに基板を加熱したことで基板内の
エッチレートの均一性を高める効果を奏し、さらに、堆
積性ガスを用いていないためにパーティクルの発生を抑
えることが可能になることにより、係る半導体デバイス
微細加工技術の向上に寄与するところが大きい。
第１図は、基板温度と各膜のエッチレートとの関係、
第２図は、基板温度とエツチング形状との関係、第３図
は、基板温度とＷシリサイドのエッチレート分布との関
係、 第４図は、酸化シリコンマスクでＷポリサイドをエツチ
ングしたときの形状、 第５図は、本発明を実施する際に用いた平行平板型ＲＩ
Ｅ装置の概略図、 第６図は、本発明を実施する際に用いた試料の概略図、 第７図は、０！流量割合と各膜のエッチレートとの関係
、 第８図は、ＯＸ流量割合とエツチング形状との関係、 第９図は、０２流量割合と谷膜のエッチレート分布との
関係、 の 第１０図および第１１図は、本発明を実施により得られ
た形状、 をそれぞれ示す図である。 図において、 １はシリコン基板、 ２は酸化シリコン膜、 ３は多結晶シリコン膜、 ４はタングステン（Ｗ）シリサイド膜、５はレジストマ
スク、 ６は酸化シリコンマスク、である。 Ｘ＝ 代理人 弁理士 井 桁 貞 −ヨ ＼ 、 −二 １く板温度と６膜の工、ッ今レートとの関係第 １ 図 基恢温友とＷシリＶイドの工５．７ガトート竹昂乙の関
係第３図 Ｍ化シリコンマスフ７゛エッ今ンフ゛しだときのｆｆｅ
１人第４ 図 実験に用いたＰＩＥ挾置 装α）（ｂ） 杢完明Σ寅加す３際に用１ ＋ ７−１詰枡第 乙 図 Ｏｚ ５尼ｆ５゛宮１１１弓゛に肘すう各月更のエッサ
レートとの関ｆ系第７図 Ｏ２混合「１１合と６朕のエラ今し−トか咋との関係第
９図 不楚明の実施により得う汽た形状 第１０図 ／ｊ全発明実施により慴うボＬ形駄 第１１ 図
は、基板温度とＷシリサイドのエッチレート分布との関
係、 第４図は、酸化シリコンマスクでＷポリサイドをエツチ
ングしたときの形状、 第５図は、本発明を実施する際に用いた平行平板型ＲＩ
Ｅ装置の概略図、 第６図は、本発明を実施する際に用いた試料の概略図、 第７図は、０！流量割合と各膜のエッチレートとの関係
、 第８図は、ＯＸ流量割合とエツチング形状との関係、 第９図は、０２流量割合と谷膜のエッチレート分布との
関係、 の 第１０図および第１１図は、本発明を実施により得られ
た形状、 をそれぞれ示す図である。 図において、 １はシリコン基板、 ２は酸化シリコン膜、 ３は多結晶シリコン膜、 ４はタングステン（Ｗ）シリサイド膜、５はレジストマ
スク、 ６は酸化シリコンマスク、である。 Ｘ＝ 代理人 弁理士 井 桁 貞 −ヨ ＼ 、 −二 １く板温度と６膜の工、ッ今レートとの関係第 １ 図 基恢温友とＷシリＶイドの工５．７ガトート竹昂乙の関
係第３図 Ｍ化シリコンマスフ７゛エッ今ンフ゛しだときのｆｆｅ
１人第４ 図 実験に用いたＰＩＥ挾置 装α）（ｂ） 杢完明Σ寅加す３際に用１ ＋ ７−１詰枡第 乙 図 Ｏｚ ５尼ｆ５゛宮１１１弓゛に肘すう各月更のエッサ
レートとの関ｆ系第７図 Ｏ２混合「１１合と６朕のエラ今し−トか咋との関係第
９図 不楚明の実施により得う汽た形状 第１０図 ／ｊ全発明実施により慴うボＬ形駄 第１１ 図
Claims (5)
- （１）酸化膜を有する基板上に形成された金属シリコン
化合物と非単結晶シリコンの積層膜上に有機物膜を有す
るマスクを形成し、しかる後塩素と酸素を含む混合ガス
のプラズマ雰囲気中で、該基板を６０℃以上の温度に加
熱させてなすエッチングにより該積層膜を略垂直な断面
形状に加工する工程を含むことを特徴とする半導体装置
の製造方法。 - （２）酸化膜を有する基板上に形成された金属シリコン
化合物と非単結晶シリコンの積層膜上に有機物膜を有す
るマスクを形成し、しかる後塩素と酸素を含む混合ガス
のプラズマ雰囲気中で、該基板を６０℃以上の温度に加
熱させてなすエッチングにより、少くとも前記金属シリ
コン化合物膜を除去して非単結晶シリコンを露出させた
後ＨＢｒを含むガスのプラズマ雰囲気中で、該基板を６
０℃以上の温度に加熱させてなすエッチングにより、前
記非単結晶シリコンを除去することにより該積層膜を略
垂直な断面形状に加工する工程を含むことを特徴とする
半導体装置の製造方法。 - （３）酸化膜を有する基板上に形成された金属シリコン
化合物と多結晶シリコンの積層膜上に有機物膜と無機物
膜の積層膜からなるマスクを形成し、しかる後塩素と酸
素を含む混合ガスのプラズマ雰囲気中で、該基板を６０
℃以上の温度に加熱させてなすエッチングにより、少く
とも前記金属シリコン化合物膜を除去して非単結晶シリ
コンを露出させる工程と、つづいて該有機物膜のマスク
を選択的に除去する工程と、つづいて該無機物膜をマス
クにしてＨＢｒを含むガスのプラズマ雰囲気中で、該基
板を６０℃以上の温度に加熱させてなすエッチングによ
り、前記非単結晶シリコンを除去する工程を行うことに
より該積層膜を略垂直な断面形状に加工することを特徴
とする半導体装置の製造方法。 - （４）前記の塩素と酸素の混合ガスは、酸素の混合割合
が塩素と酸素の総量に対して６〜３０％であることを特
徴とする請求項１ないし３のいずれかに記載の半導体装
置の製造方法。 - （５）前記の有機物膜と無機物膜の積層膜からなるマス
クを構成する無機膜は酸化シリコン、または窒化シリコ
ンであることを特徴とする請求項３記載の半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224030A JPH0779102B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
| EP91307582A EP0473344B1 (en) | 1990-08-23 | 1991-08-16 | Process for etching a conductive bi-layer structure |
| DE69130787T DE69130787T2 (de) | 1990-08-23 | 1991-08-16 | Ätzverfahren für eine leitende Doppelschicht-Struktur |
| US07/748,157 US5487811A (en) | 1990-08-23 | 1991-08-21 | Process for preparation of semiconductor device |
| KR1019910014646A KR960002070B1 (ko) | 1990-08-23 | 1991-08-23 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224030A JPH0779102B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105321A true JPH04105321A (ja) | 1992-04-07 |
| JPH0779102B2 JPH0779102B2 (ja) | 1995-08-23 |
Family
ID=16807494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224030A Expired - Fee Related JPH0779102B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5487811A (ja) |
| EP (1) | EP0473344B1 (ja) |
| JP (1) | JPH0779102B2 (ja) |
| KR (1) | KR960002070B1 (ja) |
| DE (1) | DE69130787T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0683510A1 (en) | 1994-05-20 | 1995-11-22 | Hitachi, Ltd. | Method of plasma etching |
| US6020111A (en) * | 1997-08-11 | 2000-02-01 | Fujitsu Limited | Method of manufacturing semiconductor device with patterned lamination of Si film and metal film |
| JP2005012159A (ja) * | 2003-06-20 | 2005-01-13 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| JP2006303496A (ja) * | 2006-04-14 | 2006-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2010073815A (ja) * | 2008-09-17 | 2010-04-02 | Tokyo Electron Ltd | ドライエッチング方法 |
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|---|---|---|---|---|
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| US5652170A (en) * | 1996-01-22 | 1997-07-29 | Micron Technology, Inc. | Method for etching sloped contact openings in polysilicon |
| US5880033A (en) * | 1996-06-17 | 1999-03-09 | Applied Materials, Inc. | Method for etching metal silicide with high selectivity to polysilicon |
| US6159794A (en) * | 1998-05-12 | 2000-12-12 | Advanced Micro Devices, Inc. | Methods for removing silicide residue in a semiconductor device |
| US20060237398A1 (en) * | 2002-05-08 | 2006-10-26 | Dougherty Mike L Sr | Plasma-assisted processing in a manufacturing line |
| WO2003096749A1 (en) * | 2002-05-08 | 2003-11-20 | Dana Corporation | Plasma-assisted heat treatment |
| US20060228497A1 (en) * | 2002-05-08 | 2006-10-12 | Satyendra Kumar | Plasma-assisted coating |
| US7432470B2 (en) | 2002-05-08 | 2008-10-07 | Btu International, Inc. | Surface cleaning and sterilization |
| US20060233682A1 (en) * | 2002-05-08 | 2006-10-19 | Cherian Kuruvilla A | Plasma-assisted engine exhaust treatment |
| US8349241B2 (en) * | 2002-10-04 | 2013-01-08 | Molecular Imprints, Inc. | Method to arrange features on a substrate to replicate features having minimal dimensional variability |
| US7189940B2 (en) * | 2002-12-04 | 2007-03-13 | Btu International Inc. | Plasma-assisted melting |
| WO2006127037A2 (en) * | 2004-11-05 | 2006-11-30 | Dana Corporation | Atmospheric pressure processing using microwave-generated plasmas |
| US7544621B2 (en) * | 2005-11-01 | 2009-06-09 | United Microelectronics Corp. | Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method |
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|---|---|---|---|---|
| US4539742A (en) * | 1981-06-22 | 1985-09-10 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JPS59162276A (ja) * | 1983-03-07 | 1984-09-13 | Toshiba Corp | 反応性イオンエツチング方法 |
| NL8500771A (nl) * | 1985-03-18 | 1986-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een op een laag siliciumoxide aanwezige dubbellaag - bestaande uit poly-si en een silicide - in een plasma wordt geetst. |
| US4784720A (en) * | 1985-05-03 | 1988-11-15 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
| JPS62111432A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4789426A (en) * | 1987-01-06 | 1988-12-06 | Harris Corp. | Process for performing variable selectivity polysilicon etch |
| US4778563A (en) * | 1987-03-26 | 1988-10-18 | Applied Materials, Inc. | Materials and methods for etching tungsten polycides using silicide as a mask |
| US4799991A (en) * | 1987-11-02 | 1989-01-24 | Motorola, Inc. | Process for preferentially etching polycrystalline silicon |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
| KR930001500B1 (ko) * | 1988-02-09 | 1993-03-02 | 후지쓰 가부시끼가이샤 | 취화수소 또는 취소로 건식 식각하는 방법 |
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| JPH0294520A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | ドライエッチング方法 |
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-
1990
- 1990-08-23 JP JP2224030A patent/JPH0779102B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-16 EP EP91307582A patent/EP0473344B1/en not_active Expired - Lifetime
- 1991-08-16 DE DE69130787T patent/DE69130787T2/de not_active Expired - Fee Related
- 1991-08-21 US US07/748,157 patent/US5487811A/en not_active Expired - Fee Related
- 1991-08-23 KR KR1019910014646A patent/KR960002070B1/ko not_active Expired - Fee Related
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| JP2010073815A (ja) * | 2008-09-17 | 2010-04-02 | Tokyo Electron Ltd | ドライエッチング方法 |
Also Published As
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| EP0473344B1 (en) | 1999-01-20 |
| EP0473344A3 (en) | 1992-03-25 |
| US5487811A (en) | 1996-01-30 |
| DE69130787T2 (de) | 1999-05-27 |
| JPH0779102B2 (ja) | 1995-08-23 |
| KR920005271A (ko) | 1992-03-28 |
| DE69130787D1 (de) | 1999-03-04 |
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| EP0473344A2 (en) | 1992-03-04 |
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