JPH04109705A - 可変利得増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変利得増幅器に関し、特に制御電圧に対して
指数関数的に電圧利得が変化する可変利得増幅回路に関
する。

〔従来の技術〕

従来の可変利得増幅回路の一例を第２図に、その具体的
回路例を第３図に示す。

第２図において、本回路は、電流出力型差動回路Ａ１．
Ａ２と、抵抗Ｒ１，：Ｒ２と、入力端子ｄと、出力端子
すと、定電源電圧Ｖ　＋　、　Ｖ　２と、制御電圧源■
。と、定電流源■。と、制御回路１０とを含み、構成さ
れる。第３図において、トランジスタＱ１〜Ｑ１５．抵
抗Ｒ，、Ｒ２，定電流源工。、定電圧源Ｖ、、Ｖ２．制
御電圧源Ｖｃが示されている。ここで、トランジスタＱ
１〜Ｑ、と定電流源工。ｒ　　Ｉ３とは、第２図の電流
出力型差動回路Ａ１を構成し、トランジスタＱ、〜Ｑ１
ｇと定電流源Ｉ、とは、第２図の電流出力型差動回路Ａ
２を構成する。また、トランジスタＱＢ、Ｑｙ、定電流
源■。、定電圧源ｖ２．制御電圧源ｖｏにて制御回路１
０を構成する。但し、トランジスタＱよは、トランジス
タＱ　４　。

Ｑ、のベース電流による誤差を少なくする為、バッファ
として入れである。

次に、第２図により従来回路の動作を簡単に説明する。

ここで、差動回路Ａ　＋　、　Ａ　２の入力インピーダ
ンスは充分高いものとする。

今、入力端子ｄに入力信号Ｖ、が印加さｈた時、出力端
子すでの出力信号Ｖ。は次式で求められる。

まず、差動回路Ａ１の入圧力特性を求めると、次式とな
る。

ｖｏ＝：ｖ、＋ｉ　−Ｒ＋　　　　　　　　　　””’
・■２ニーｇいユ・Ｖｃ　　　　　　　　　　　・・・
・・・■前記■、■式より、次式が得られる。

ｖ、＝ｖ、／　（１＋ｇｍ＋−Ｒ＋）　　　　　＋・＋
・０次に、差動回路Ａ２の出力電流ｉｏは、次式とな１
　。＝　ｇイ２”ＶＣ ゆえに、■。＝ｇカ＝ｖｃ−Ｒｚ　　　　　　・・・・
・・■以上前記■、■式より、従来回路の電圧利得は、
次式として得られる。

ここで、ｖ、：ｄ点での入力信号電圧、ＶＣ：Ｃ点での
出力信号電圧、Ｖ□ｔｂ点での出力信号電圧、ｉ：差動
回路Ａ１の交流出力電流、１゜；差動回路Ａ２の交流出
力電流ｒｇｍｌ：差動回路Ａ１の相互コンダクタンスｒ
　ｇ　ｍ２　’差動回路Ａ２の相互コンダクタンス。

ここで、電圧利得Ａ、の制御を、差動回路Ａｔ。

Ａ　＋　ノ相互コンダクタンスｇ。ｚｇｍ２の制御で行
う。

次に、相互コンダクタンスｇ。ｉ＋ｇｍ２の制御につい
て説明する。

差動回路Ａ　Ｉ、　Ａ　２の相互コンダクタンスｇ　ｍ
ｌ　＋ｇｍ２は、次式により求まる。

ここで、ｇｆｆｉ＋−Ｒ＋＞１という条件を満たす時、
前記０式及び前記０式より、次式が得られる。

ここで、相互コンダクタンスｇいの制御は、第１図の電
流り、Ｉ２で行う。従って、次式が得られる。

また、前記■、■式より、次式となる。

Ｉ２　　　ｇ＋１２ １１　　　ｇｍｌ 前記■、■式より、次式が得られる。

・・・・・・■ ｇｍｌ ｇ＋ｅｚ ＝ｅ 恰・ΔＶ□） ・・・・・・■ ｇｍｌ ここで、Ｉｌ：トランジスタＱ６のコレクタ電流。

■２；トランジスタＱ、のコレクタ電流、■２；定電圧
源、Ｖ＋；制御電圧源。

このように、従来の電圧制御型増幅器の場合、使用条件
が常にｇ。１・Ｒ１＞１の条件を満たす時のみ、制御電
圧■、に対して電圧利得Ａ７が指数関数的に制御出来る
。

〔発明が解決しようとする課題〕

前述した従来の可変利得増幅器の場合、単純に増幅器の
電圧利得が相互コンダクタンスの比で決まらず、特に電
圧利得が大きくなった時、即ち〔ｇ、、１・Ｒ１〕の値
が小さくなり、Ｃｇ＝ｉ　・Ｒ１＋１；ｇア、・Ｒ１〕
という近似が出来なくなった時、誤差成分が支配的とな
り、制御特性が、設定した指数関数特性よりずれるとい
う欠点がある。

本発明の目的は、前記欠点が解決され、制御特性が、設
定した指数関数特性に沿うようにした可変利得増幅器を
提供することにある。

〔課題を解決するための手段〕

本発明の構成は、第１．第２の抵抗と、電流出力型の第
１．第２の差動回路と、電圧出力型加算器と、利得制御
手段とを備え、前記第１の抵抗の一端を、前記第１の差
動回路の圧力及び反転入力と、前記第２の差動回路の非
反転入力とに接続し、前記第１の差動回路の非反転入力
と前記第２の差動回路の反転入力とを定電位源に接続し
、前記第２の差動回路の出力に第２の抵抗を接続してな
る並列接続差動増幅器を設け、前記第１及び第２の差動
回路の相互コンタクタンスを相補的に制御するように前
記利得制御手段を設けた可変利得増幅回路において、第
１の入力を入力端子に接続し、かつ出力を前記第１の抵
抗の他端に接続し、かつ第２の入力を前記第１の差動回
路の出力に接続してなる２入力の電圧出力型加算器を設
けたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の可変利得増幅器を示すフロ
ック図である。第１図において、本実施例の可変利得増
幅器は、電流出力型差動回路ＡＩ。

Ａ２と、電圧出力型加算器Ａ３と、抵抗Ｒ，，Ｒ２と、
入力端子ａと、出力端子すと、制御回路１０と、定電圧
Ｖ、、Ｖ２と、可変の制御電圧源■ｏとを備えている。

第１図において、第２区と同一記号、同一番号の素子は
同一素子を示す。

本実施例において、第２図の従来回路と同様に差動回路
Ａ１．Ａ＋、抵抗Ｒ＋　、　Ｒ２等で構成されるが、入
力回路に加算器Ａ３を付加している点が従来と異なる。

この加算器Ａ３の入力インピーダンスは充分高いものと
する。また、相互コンダクタンスの制御は、従来回路と
同様に、制御回路１ｏ、制御電圧源Ｖ９．定電圧源Ｖ　
２　、定電流源工。にて行う。

次に第１図に示した本実施例の可変利得増幅器の動作を
説明する。但し、電圧利得の制御方法は、従来回路と同
様なので省略する。

入力端子ａに入力信号電圧ｖ１が印加された時、出力端
子すでの出力信号電圧ｖ０は次式により求められる。

まず、０点における電圧は次式により求まる。

ｖｃ＝　（ｖ、＋ｖｅ）＋ｉＲ＋　　　　　　・−・・
＠１−−ｇ□１・ｖｅ　　　　　　　　　　・・・・・
・０前記０．ｏ式より、次式とたる。

Ｖ　ｘ　”　”　ｌ　／　ｇ　ｍｌ　’　Ｒｌ　　　　
　　　　　’・・・・・０次に差動回路Ａ２の出力電流
は＋　　１０　”　ｇ　ｍ２　Ｖ　ｚであるので、次式
となる。

Ｖ　Ｏ：　ｇｌｌ、２　・ｖ　ｃ−Ｒ２−−＠以上前記
０，０式より、本実施例の電圧利得は、次式となる。

ここで、従来回路と同様の制御方法より、前記０式・前
記０式より、次式が得られる。

拘 このように、常に制御電圧に対して、電圧利得ＡＶが指
数関数に変化する電圧制御型増幅器を得ることが出来る
。

本実施例では、第２の差動回路の出力を負荷抵抗に接続
して電圧をとりだし、第１および第２の差動回路Ａ１．
Ａ２の相互コンダクタンスを制御し、電圧利得を可変し
ている。

〔発明の効果〕

以上説明したように、本発明は、入力回路に加算器を有
することにより、制御電圧に対する電圧利得変化が、常
に所要の指数関数で制御出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の可変利得増幅器のフロック
図、第２図は従来の可変利得増幅器のブロック図、第３
図は第２図の従来回路の具体的回路図である。 Ａ　Ｉ、　Ａ　２・・・・・・差動回路、Ａ３・・・・
・・加算器、Ｒ１゜Ｒ２・・・・・・抵抗、ａ、ｄ・・
・・・入力端子、ｂ・・・・・・出力端子、Ｑ１〜Ｑ１
５・・・・・・トランジスタ＋ＩＯ＋Ｉ！・・・・・・
定電流回路、Ｖ、、Ｖ２・・・・・・定電圧回路、ｖ。 ・・・・・・制御電圧源。 代理人　弁理士　　内　原　　　音

Claims (1)

【特許請求の範囲】
1. 第１、第２の抵抗と、電流出力型の第１、第２の差動回
   路と、電圧出力型加算器と、利得制御手段とを備え、前
   記第１の抵抗の一端を、前記第１の差動回路の出力及び
   反転入力と、前記第２の差動回路の非反転入力とに接続
   し、前記第１の差動回路の非反転入力と前記第２の差動
   回路の反転入力とを定電位源に接続し、前記第２の差動
   回路の出力に第２の抵抗を接続してなる並列接続差動増
   幅器を設け、前記第１及び第２の差動回路の相互コンダ
   クタンスを相補的に制御するように前記利得制御手段を
   設けた可変利得増幅回路において、第１の入力を入力端
   子に接続し、かつ出力を前記第１の抵抗の他端に接続し
   、かつ第２の入力を前記第１の差動回路の出力に接続し
   てなる２入力の電圧出力型加算器を設けたことを特徴と
   する可変利得増幅器。