JPS5857807A - 電圧制御可変利得回路 - Google Patents
電圧制御可変利得回路Info
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- JPS5857807A JPS5857807A JP56156096A JP15609681A JPS5857807A JP S5857807 A JPS5857807 A JP S5857807A JP 56156096 A JP56156096 A JP 56156096A JP 15609681 A JP15609681 A JP 15609681A JP S5857807 A JPS5857807 A JP S5857807A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
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- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、制御電圧に対して利得が指数的に変化するよ
うな電圧制御可変利得回路に関し、特に、入力信号がＯ
のときの定常電流（静止電流）を減することにより、シ
ョット雑音の低減および制御電圧の漏れ（フィードスル
ー）の減少を図るものである。
うな電圧制御可変利得回路に関し、特に、入力信号がＯ
のときの定常電流（静止電流）を減することにより、シ
ョット雑音の低減および制御電圧の漏れ（フィードスル
ー）の減少を図るものである。
回路利得を電気的手段により制御する可変利得回路のう
ち、オーディオ信号のノイズリダクション装置に適用さ
れるものには、高い性能が要求される。このようなノイ
ズリタソション回路に用いられている電圧制御可変利得
回路としては、ノ（イボーラトランジスタのベース・エ
ミッタ接合における指数的な電圧−電流特性を利用した
ものが知られており、特に、モノリシツクノ（イボーラ
集積回路における利得制御の常套手段として用いられて
いる。
ち、オーディオ信号のノイズリダクション装置に適用さ
れるものには、高い性能が要求される。このようなノイ
ズリタソション回路に用いられている電圧制御可変利得
回路としては、ノ（イボーラトランジスタのベース・エ
ミッタ接合における指数的な電圧−電流特性を利用した
ものが知られており、特に、モノリシツクノ（イボーラ
集積回路における利得制御の常套手段として用いられて
いる。
ここで第１図は、本発明の先行技術としての電圧制御可
変利得回路の一例を示している。この第１図において、
１，２はそれぞれ正、負の電源供給端子、３は入力端子
でアシ、この入力端子３には入力信号源４が接続されて
いる。また、出力端子５には負荷抵抗６が接続されてい
る。制御電圧ｖｃは利得制御端子７に印加されている。
変利得回路の一例を示している。この第１図において、
１，２はそれぞれ正、負の電源供給端子、３は入力端子
でアシ、この入力端子３には入力信号源４が接続されて
いる。また、出力端子５には負荷抵抗６が接続されてい
る。制御電圧ｖｃは利得制御端子７に印加されている。
入力端子３からの入力信号は、演算増幅器８の反転入力
端子に供給され、演算増幅器８は差動増幅器９を駆動す
る。この差動増幅器９にはバイアス電圧源１０と定電流
源１１が接続されている。差動増幅器９を構成する一対
のトランジスタの各コレクタは、第１および第２の電流
分割回路１２．１３をそれぞれ駆動する。第１の電流分
割回路１２のトランジスタ対の各コレクタは、第１及び
第２の電流反転（カレントミラー）回路１４．１５の各
入力端子にそれぞれ接続されている。第２の電流分割回
路１３のトランジスタ対の各コレクタは、第１及び第２
の電流反転回路１４．１５の各出力端子にそれぞれ接続
され、演算増幅器８の反転入力、端子への帰還路と、出
力路をそれぞれ構成する。
端子に供給され、演算増幅器８は差動増幅器９を駆動す
る。この差動増幅器９にはバイアス電圧源１０と定電流
源１１が接続されている。差動増幅器９を構成する一対
のトランジスタの各コレクタは、第１および第２の電流
分割回路１２．１３をそれぞれ駆動する。第１の電流分
割回路１２のトランジスタ対の各コレクタは、第１及び
第２の電流反転（カレントミラー）回路１４．１５の各
入力端子にそれぞれ接続されている。第２の電流分割回
路１３のトランジスタ対の各コレクタは、第１及び第２
の電流反転回路１４．１５の各出力端子にそれぞれ接続
され、演算増幅器８の反転入力、端子への帰還路と、出
力路をそれぞれ構成する。
このような第１図の構成において、電流分割回路１２．
１３の各トランジスタをそれぞれ流れる電流Ｌ１〜Ｌ、
は、 となる。これらの■〜■式で、■。は定電流源１１を流
れる電流、Ｌｏは差動増幅器９の各トランジスタを流れ
る電流の差、ｖｃは制御電圧、ｖＴ＝ Ａ’ｆ７．で、
はぼ室温Ｃ３０００Ｋ）にて約２６−Ｖである。また、
入力電流Ｌｉｎ及び出力電流Ａｏｕｔは、 ” Ｉｎ ＝”４−Ｌ、 ｍａｍｍａ ■Ｌｏ
ｕｔ＝ Ｌｓ−Ｌ２ ・・拳・・ ■であ
る。したがって、 が得られる。これらの■、０式よシミ流利得Ａを求める
と、 Ａ ＝ Ｌｏｕｔ／Ｌｉｎ ＝ ｅＸｐ （Ｖｃ／’Ｖｔ ） ・・・・・■
が得られ、電流利得は制御電圧ＶＣの指数関数として与
えられる。
１３の各トランジスタをそれぞれ流れる電流Ｌ１〜Ｌ、
は、 となる。これらの■〜■式で、■。は定電流源１１を流
れる電流、Ｌｏは差動増幅器９の各トランジスタを流れ
る電流の差、ｖｃは制御電圧、ｖＴ＝ Ａ’ｆ７．で、
はぼ室温Ｃ３０００Ｋ）にて約２６−Ｖである。また、
入力電流Ｌｉｎ及び出力電流Ａｏｕｔは、 ” Ｉｎ ＝”４−Ｌ、 ｍａｍｍａ ■Ｌｏ
ｕｔ＝ Ｌｓ−Ｌ２ ・・拳・・ ■であ
る。したがって、 が得られる。これらの■、０式よシミ流利得Ａを求める
と、 Ａ ＝ Ｌｏｕｔ／Ｌｉｎ ＝ ｅＸｐ （Ｖｃ／’Ｖｔ ） ・・・・・■
が得られ、電流利得は制御電圧ＶＣの指数関数として与
えられる。
ところで、一般にモノリシック集積回路は、素子特性の
整合性と完壁な熱結合のために、電圧制御可変利得回路
を実現する上で好適な性質を持つ。
整合性と完壁な熱結合のために、電圧制御可変利得回路
を実現する上で好適な性質を持つ。
しかし、一般に完全な相補導電形のトランジスタは得ら
れず、ＰＮＰ型には横方向（ラテラル）トランジスタが
用いられる０この横方向ＰＮＰ）ランジスタは、ＮＰＮ
）ランジスタに比べて、電流増幅率、遮断周波数ともか
なシ劣った特性しか実現できない。これに対して、第１
図の構成によれば、電流分割回路１２．１３を構成する
トランジスタが全体の特性に支配的な影響を及ぼし、こ
れらのトランジスタに％性の良好なＮＰＮ型を用いてい
るために、本質的にモノリシック集積回路に適した性質
を有している０ しかしながら、この第１図の回路構成においては、次の
ような欠点を回避できない。すなわち、差動増幅器９に
接続された定電流源１１は、この回路の取シ扱い得る信
号の最大電流を定めるため、■。は考え得るＬｉｎとＬ
ｏｕｔの和の最大値よシも大きく設定しなければならな
いｏしたがって、ＬｉｎとＬｏｕｔの信号レベルに対応
して■。は一義的に定まる。一方、２つの電流゛分割回
路１２．１３の定常電流は常にＩ。Ａである。この電流
分割回路の比較的大きな定常電流のために、ショット雑
音の増大、フィードスルーの増大等の問題が生ずる０す
なわち、一般に、電流分割回路におけるショット雑音が
流れた電流により一義的に定まシ、電流分割回路を構成
するトランジスタのオーム性抵抗による熱雑音は、分割
比に揺らぎを与え、その影響はショット雑音同様、定常
電流の大きさに依存する。また、電流分割回路にオフセ
ット電圧が存在したシ、電流反転回路に利得偏差が存在
する場合、入力電流Ｌｉｎが０にもかかわらず、出力電
流Ｌ ｏ ｕ ｔＫオフセット成分が発生しその大きさ
は制御信号に依存する。その結果、出力には制御信号の
変化を反映した成分（いわゆるフィードスルー）が表わ
れ、このフィードスルーの大きさも電流分割回路の定常
電流に依存する。
れず、ＰＮＰ型には横方向（ラテラル）トランジスタが
用いられる０この横方向ＰＮＰ）ランジスタは、ＮＰＮ
）ランジスタに比べて、電流増幅率、遮断周波数ともか
なシ劣った特性しか実現できない。これに対して、第１
図の構成によれば、電流分割回路１２．１３を構成する
トランジスタが全体の特性に支配的な影響を及ぼし、こ
れらのトランジスタに％性の良好なＮＰＮ型を用いてい
るために、本質的にモノリシック集積回路に適した性質
を有している０ しかしながら、この第１図の回路構成においては、次の
ような欠点を回避できない。すなわち、差動増幅器９に
接続された定電流源１１は、この回路の取シ扱い得る信
号の最大電流を定めるため、■。は考え得るＬｉｎとＬ
ｏｕｔの和の最大値よシも大きく設定しなければならな
いｏしたがって、ＬｉｎとＬｏｕｔの信号レベルに対応
して■。は一義的に定まる。一方、２つの電流゛分割回
路１２．１３の定常電流は常にＩ。Ａである。この電流
分割回路の比較的大きな定常電流のために、ショット雑
音の増大、フィードスルーの増大等の問題が生ずる０す
なわち、一般に、電流分割回路におけるショット雑音が
流れた電流により一義的に定まシ、電流分割回路を構成
するトランジスタのオーム性抵抗による熱雑音は、分割
比に揺らぎを与え、その影響はショット雑音同様、定常
電流の大きさに依存する。また、電流分割回路にオフセ
ット電圧が存在したシ、電流反転回路に利得偏差が存在
する場合、入力電流Ｌｉｎが０にもかかわらず、出力電
流Ｌ ｏ ｕ ｔＫオフセット成分が発生しその大きさ
は制御信号に依存する。その結果、出力には制御信号の
変化を反映した成分（いわゆるフィードスルー）が表わ
れ、このフィードスルーの大きさも電流分割回路の定常
電流に依存する。
以上のように、第１図に示した先行技術としての電圧制
御可変利得回路は、モノリシック集積回路に適した構成
を持つにもかかわらず、電流分割回路の大きな定常電流
のために、雑音及びフィードスルーが大きいという欠点
を有している。
御可変利得回路は、モノリシック集積回路に適した構成
を持つにもかかわらず、電流分割回路の大きな定常電流
のために、雑音及びフィードスルーが大きいという欠点
を有している。
本発明は、このような従来の欠点を除去し、モノリシッ
ク集積回路に適した回路構成を有し、さらに、電流分割
回路の定常電流を低く抑えることＫよって、ショット雑
音の軽減やフィードスルーの低減を容易に実現し得るよ
うな電圧制御可変利得回路の提供を目的とする。
ク集積回路に適した回路構成を有し、さらに、電流分割
回路の定常電流を低く抑えることＫよって、ショット雑
音の軽減やフィードスルーの低減を容易に実現し得るよ
うな電圧制御可変利得回路の提供を目的とする。
すなわち１０本発明に係る電圧制御可変利得回路の特徴
は、入力信号が供給される演算増幅器と、エミッタ共通
トランジスタ対から成る第１及び第２の電流分割回路と
、これらの電流分割回路のそれぞれ一方の出力を上記演
算増幅器の入力端子に帰還する手段と、上記第１及び第
２の電流分割回路のそれぞれ他方の出力端子より出力を
取り出す手段と、上記第１及び第２の電流分割回路を構
成するエミッタ共通トランジスタ対のベース間に制御信
号を印加する手段とを有する電圧制御可変利得回路にお
いて、上記第１の電流分割回路を駆動し、第１及び第２
のトランジスタから成る第１の差動増幅器と、第１の定
電流源と、上記第２の電流分割回路を駆動し、第３及び
第４のトランジスタから成る第２の差動増幅器と第２の
定電流源とを具備し、上記第１及び第３のトランジスタ
のコレクタをそれぞれ上記第１及び第２の電流分割回路
の共通エミッタに接続し、上記第１及び第２の電流分割
回路の定常電流を、上記第１及び第２の定電流源の２分
の１未満に設楚するためのオフセット電圧発生手段を具
備することである。
は、入力信号が供給される演算増幅器と、エミッタ共通
トランジスタ対から成る第１及び第２の電流分割回路と
、これらの電流分割回路のそれぞれ一方の出力を上記演
算増幅器の入力端子に帰還する手段と、上記第１及び第
２の電流分割回路のそれぞれ他方の出力端子より出力を
取り出す手段と、上記第１及び第２の電流分割回路を構
成するエミッタ共通トランジスタ対のベース間に制御信
号を印加する手段とを有する電圧制御可変利得回路にお
いて、上記第１の電流分割回路を駆動し、第１及び第２
のトランジスタから成る第１の差動増幅器と、第１の定
電流源と、上記第２の電流分割回路を駆動し、第３及び
第４のトランジスタから成る第２の差動増幅器と第２の
定電流源とを具備し、上記第１及び第３のトランジスタ
のコレクタをそれぞれ上記第１及び第２の電流分割回路
の共通エミッタに接続し、上記第１及び第２の電流分割
回路の定常電流を、上記第１及び第２の定電流源の２分
の１未満に設楚するためのオフセット電圧発生手段を具
備することである。
ここで、上記オフセット電圧発生手段としては、たとえ
ば、上記第１、第３のトランジスタと上記第２、第４の
トランジスタとの間のエミツタ面積比による手段と、上
記第１、第３のトランジスタのベース間および／あるい
は上記第２、第３のトランジスタのベース間にオフセッ
ト電圧を与える手段と、上記第１、第、２及び第３、第
４のトランジスタのエミッタ間抵抗による手段とが考え
られる０ 以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
ば、上記第１、第３のトランジスタと上記第２、第４の
トランジスタとの間のエミツタ面積比による手段と、上
記第１、第３のトランジスタのベース間および／あるい
は上記第２、第３のトランジスタのベース間にオフセッ
ト電圧を与える手段と、上記第１、第、２及び第３、第
４のトランジスタのエミッタ間抵抗による手段とが考え
られる０ 以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
第２図は本発明に係る電圧制御可変利得回路の第１の実
施例を示す回路図である。この第２図において、前述し
た先行技術を示す第１図の回路構成と同じ作用を行なう
部分については、同一の参照番号を付して説明を簡略化
する。
施例を示す回路図である。この第２図において、前述し
た先行技術を示す第１図の回路構成と同じ作用を行なう
部分については、同一の参照番号を付して説明を簡略化
する。
この第２図に示す本発明の第１の実施例においては、第
１図の差動増幅器９に対応して第１及び第２の差動増幅
器２１．２２を配設し、定電流源１１に対応して第１及
び第２の定電流源２３，２４を配設している。
１図の差動増幅器９に対応して第１及び第２の差動増幅
器２１．２２を配設し、定電流源１１に対応して第１及
び第２の定電流源２３，２４を配設している。
ここで第３図は、第２図における差動増幅器２１．２２
およびその周辺部を取シ出して示しており、第１の入力
端子２６ｙは第２図の演算増幅器８の出力端子が接続さ
れ、第２の入力端子２７にはバイアス電圧源１０が接続
される。第１の差動増幅器２１は、第１及び第２のトラ
ンジスタ３１．３２から構成され、第２の差動増幅器２
２は、第３及び第４のトランジスタ３３．３４かう構成
されており、第２及び第４のトランジスタ３２゜３４の
飽和電流は、第１及び第３のトランジスタ３１．３３の
Ｎ倍の値を持つように、たとえばエミッタ面積をＮ倍と
するように設計されている。
およびその周辺部を取シ出して示しており、第１の入力
端子２６ｙは第２図の演算増幅器８の出力端子が接続さ
れ、第２の入力端子２７にはバイアス電圧源１０が接続
される。第１の差動増幅器２１は、第１及び第２のトラ
ンジスタ３１．３２から構成され、第２の差動増幅器２
２は、第３及び第４のトランジスタ３３．３４かう構成
されており、第２及び第４のトランジスタ３２゜３４の
飽和電流は、第１及び第３のトランジスタ３１．３３の
Ｎ倍の値を持つように、たとえばエミッタ面積をＮ倍と
するように設計されている。
そして、第１及び第４のトランジスタ３１．３４のペー
スが共通接Ｍ七れて筑１の入力婢子７Ｒｆ接続され、第
２及び第３のトランジスタ３２，３３のペースが共通接
続されて第２の入力端子２７に接続されている。また、
第１−のトランジスタ３１のコレクタが、第２図の第１
の電流分割回路１２の共通エミッタに接続され、第３の
トランジスタ３３のコレクタが第２の電流分割回路１３
の共通エミッタに接続される。なお、第１の差動増幅器
２１の共通エミッタが第１の定電流源２３に、第２の差
動増幅器２２の共通エミッタが第２の定電流源２４に、
それぞれ接続されることは勿論である０ ここで、これらの第１、第２の定電流源２３゜２４に、
それぞれ互いに等しい一定電流工。が流れるものとする
とき、入力端子２６．２７間の入力差動電圧に対する第
１及び第３のトランジスタ３１．３３のコレクタ出力電
流１１．Ｉ、の関係は、それぞれ第４図の曲線４１．４
２のように表われる。いま、入力差動電圧が０、すなわ
ちＩ、＝Ｉ２の状態を考える。第２及び第４のトランジ
スタ３２．３４の飽和電流は、第１及び第３のトランジ
スタ３１．３３のＮ倍であるから、このときの１１（＝
Ｉ、）は■。／（１＋Ｎ）となる。この値はＮを適当に
選ぶことにより、任意の値に設定できる。また、出力電
流１１ｙＩ２の取シ得る最大値は、上記ＮＫは依存せず
、専ら定電流源２３．２４の電流値Ｉ。
スが共通接Ｍ七れて筑１の入力婢子７Ｒｆ接続され、第
２及び第３のトランジスタ３２，３３のペースが共通接
続されて第２の入力端子２７に接続されている。また、
第１−のトランジスタ３１のコレクタが、第２図の第１
の電流分割回路１２の共通エミッタに接続され、第３の
トランジスタ３３のコレクタが第２の電流分割回路１３
の共通エミッタに接続される。なお、第１の差動増幅器
２１の共通エミッタが第１の定電流源２３に、第２の差
動増幅器２２の共通エミッタが第２の定電流源２４に、
それぞれ接続されることは勿論である０ ここで、これらの第１、第２の定電流源２３゜２４に、
それぞれ互いに等しい一定電流工。が流れるものとする
とき、入力端子２６．２７間の入力差動電圧に対する第
１及び第３のトランジスタ３１．３３のコレクタ出力電
流１１．Ｉ、の関係は、それぞれ第４図の曲線４１．４
２のように表われる。いま、入力差動電圧が０、すなわ
ちＩ、＝Ｉ２の状態を考える。第２及び第４のトランジ
スタ３２．３４の飽和電流は、第１及び第３のトランジ
スタ３１．３３のＮ倍であるから、このときの１１（＝
Ｉ、）は■。／（１＋Ｎ）となる。この値はＮを適当に
選ぶことにより、任意の値に設定できる。また、出力電
流１１ｙＩ２の取シ得る最大値は、上記ＮＫは依存せず
、専ら定電流源２３．２４の電流値Ｉ。
にのみ依存する。したがって、入力電流Ｌｉｎと出力電
流Ａｏｕｔの大きさにより工。を定め、その大きさとは
独立に上記Ｎを適当に選定して定常電流を従来よりも少
なく定めることが可能となり、前述したショット雑音や
フィードスルーを大幅に減少させることができる。また
、モノリミック集積回路に好適な回路構成であることは
勿論である。
流Ａｏｕｔの大きさにより工。を定め、その大きさとは
独立に上記Ｎを適当に選定して定常電流を従来よりも少
なく定めることが可能となり、前述したショット雑音や
フィードスルーを大幅に減少させることができる。また
、モノリミック集積回路に好適な回路構成であることは
勿論である。
なお、前記第１図の先行技術は、第２図に示す本発明の
実施例においてＮ＝１とする場合に実質的に同一であり
、この場合の出力電流Ｉ、、Ｉ、を第４図の破線４３．
４４にそれぞれ示す。したがって、Ｎを１よりも十分大
きく設定することが本発明の効果を実現する上で好まし
い。
実施例においてＮ＝１とする場合に実質的に同一であり
、この場合の出力電流Ｉ、、Ｉ、を第４図の破線４３．
４４にそれぞれ示す。したがって、Ｎを１よりも十分大
きく設定することが本発明の効果を実現する上で好まし
い。
次に、第５図は本発明の第２の実施例の要部を示す。こ
の第５図において、第１及び第２の差動増幅器２１．２
２の第１及び第４のトランジスタ３１．３４のベース間
、また、第３及び第２のトランジスタ３３．３２のペー
ス間に、それぞれ所定のオフセット電圧を印加すること
によシ、前記Ｌｉｎ 、 Ｌｏｕｔの最大値を大きく保
ったまま、入力端子２６．２７間の入力差動電圧が０の
ときの定常電流を減少させている。すなわち、第１の入
力端子２６は、エミッタフォロワトランジスタ５１゜５
２の各ペースに接続され、これらのトランジスタ５１．
５２の各エミッタは、それぞれ定電流源５３．５４に接
続されている。また、第２の入力端子２７は、エミッタ
フォロワトランジスタ５５．５６の各ペースに接続され
、これらのトランジスタ５５．５６の各エミッタにそれ
ぞれ定電流源５７．５８が接続されている。さらに、ト
ランジスタ５１．５２の各エミッタを第４、第１のトラ
ンジスタ３４．３１の各ペースにそれぞれ接続し、トラ
ンジスタ５５．５６の各エミッタを第２、第３のトラン
゛゛ジスタ３２ 、 ’３３の各ペースにそれぞれ接続
している。ここで、上記各ペース間めオフセット電圧を
与えるためには、エミッタフォロワトランジスタ５１．
５２間、及び５５．５６間でたとえばエミッタ面積を異
ならせて飽和電流に所定比を与えるか、あるいは定電流
源５３．５４間、及び５７．５８間の電流に所定比を与
えるか、あるいはこれらを組み合わせればよい。さらに
、この第５図の構成と前記第２図の構成とを組み合わせ
ることによシ、上記Ｎの値を極めて大きく設定すること
が可能となる０ 次に、第６図は本発明の第３の実施例の要部を示し、第
１の差動増幅器２１の第１、第２のトランジスタ３１．
３２の各エミッタ間に抵抗６１を挿入接続し、この抵抗
６１とトランジスタ３２のエミッタとの接続点に第１の
定電流＃、２３を接続し、また、第２の差動増幅器２２
の第３、第４のトランジスタ３３．３４の各エミッタ間
に抵抗６２を挿入接続し、抵抗６２とトランジスタ３４
との接続点に第２の定電流源２４を接続している０どの
第６図の構成によっても、入力信号が０のときの定常電
流（静止電流）を減少させることができる。
の第５図において、第１及び第２の差動増幅器２１．２
２の第１及び第４のトランジスタ３１．３４のベース間
、また、第３及び第２のトランジスタ３３．３２のペー
ス間に、それぞれ所定のオフセット電圧を印加すること
によシ、前記Ｌｉｎ 、 Ｌｏｕｔの最大値を大きく保
ったまま、入力端子２６．２７間の入力差動電圧が０の
ときの定常電流を減少させている。すなわち、第１の入
力端子２６は、エミッタフォロワトランジスタ５１゜５
２の各ペースに接続され、これらのトランジスタ５１．
５２の各エミッタは、それぞれ定電流源５３．５４に接
続されている。また、第２の入力端子２７は、エミッタ
フォロワトランジスタ５５．５６の各ペースに接続され
、これらのトランジスタ５５．５６の各エミッタにそれ
ぞれ定電流源５７．５８が接続されている。さらに、ト
ランジスタ５１．５２の各エミッタを第４、第１のトラ
ンジスタ３４．３１の各ペースにそれぞれ接続し、トラ
ンジスタ５５．５６の各エミッタを第２、第３のトラン
゛゛ジスタ３２ 、 ’３３の各ペースにそれぞれ接続
している。ここで、上記各ペース間めオフセット電圧を
与えるためには、エミッタフォロワトランジスタ５１．
５２間、及び５５．５６間でたとえばエミッタ面積を異
ならせて飽和電流に所定比を与えるか、あるいは定電流
源５３．５４間、及び５７．５８間の電流に所定比を与
えるか、あるいはこれらを組み合わせればよい。さらに
、この第５図の構成と前記第２図の構成とを組み合わせ
ることによシ、上記Ｎの値を極めて大きく設定すること
が可能となる０ 次に、第６図は本発明の第３の実施例の要部を示し、第
１の差動増幅器２１の第１、第２のトランジスタ３１．
３２の各エミッタ間に抵抗６１を挿入接続し、この抵抗
６１とトランジスタ３２のエミッタとの接続点に第１の
定電流＃、２３を接続し、また、第２の差動増幅器２２
の第３、第４のトランジスタ３３．３４の各エミッタ間
に抵抗６２を挿入接続し、抵抗６２とトランジスタ３４
との接続点に第２の定電流源２４を接続している０どの
第６図の構成によっても、入力信号が０のときの定常電
流（静止電流）を減少させることができる。
第１図は本発明の先行技術となる電圧制御可変利得回路
の一例を示す回路図、第２図は本発明の第１の実施例を
示す回路図、第３図は第２図の要部を取出して示す回路
図、第４図は該実施例の動作を説明するだめのグラフ、
第５図は本発明の第２の実施例の要部を示す回路図、第
６図は本発明の第３の実施例の要部を示す回路図である
。 ３・・・入力端子 ４・・・入力信号源５・・
・出力端子 ７・・・利得制御端子８・・・演
算増幅器 １２・・・第１の電流分割回路１３
・・・第２の電流分割回路 １４．１５・・・電流反転回路
の一例を示す回路図、第２図は本発明の第１の実施例を
示す回路図、第３図は第２図の要部を取出して示す回路
図、第４図は該実施例の動作を説明するだめのグラフ、
第５図は本発明の第２の実施例の要部を示す回路図、第
６図は本発明の第３の実施例の要部を示す回路図である
。 ３・・・入力端子 ４・・・入力信号源５・・
・出力端子 ７・・・利得制御端子８・・・演
算増幅器 １２・・・第１の電流分割回路１３
・・・第２の電流分割回路 １４．１５・・・電流反転回路
Claims (1)
- 入力信号が供給される演算増幅器と、エミッタ共通トラ
ンジスタ対から成る第″１及び第２の電流分割回路と、
これらの電流分割回路のそれぞれ一方の出力を上記演算
増幅器の入力端子に帰還する手段と、上記第１及び第２
の電流分割回路のそれぞれ他方の出力端子よシ出力を取
シ出す手段と、上記第１及び第２の電流分割回路を構成
するエミッタ共通トランジスタ対のペース間に制御信号
を印加する手段とを有する電圧制御可変利得回路におい
て、上記第１の電流分割回路を駆動し、第１）び第２の
トランジスタから成る第１の差動増幅器と、第１の定電
流源と、上記第２の電流分割回路を駆動し、第３及び第
４のトランジスタから成る第２の差動増幅器と、第２の
定電流源とを具備し、上記第１及び第３のトランジスタ
のコレクタをそれぞれ上記第１及び第２の電流分割回路
の共通エミッタに接続し、上記第１及び第２の電流分割
回路の定常電流を、上記第１及び第２の定電流源の電流
の１／２未満に設定するための手段を具備することを特
徴とする電圧制御可変利得回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156096A JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
| CA000411741A CA1189918A (en) | 1981-10-02 | 1982-09-20 | Voltage controlled variable gain circuit |
| US06/424,406 US4516081A (en) | 1981-10-02 | 1982-09-27 | Voltage controlled variable gain circuit |
| FR8216319A FR2514214B1 (fr) | 1981-10-02 | 1982-09-28 | Circuit a gain variable |
| GB08227875A GB2107948B (en) | 1981-10-02 | 1982-09-30 | Variable gain circuits |
| DE3236334A DE3236334C2 (de) | 1981-10-02 | 1982-09-30 | Verstärkungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156096A JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857807A true JPS5857807A (ja) | 1983-04-06 |
| JPH0322723B2 JPH0322723B2 (ja) | 1991-03-27 |
Family
ID=15620216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156096A Granted JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4516081A (ja) |
| JP (1) | JPS5857807A (ja) |
| CA (1) | CA1189918A (ja) |
| DE (1) | DE3236334C2 (ja) |
| FR (1) | FR2514214B1 (ja) |
| GB (1) | GB2107948B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5245476A (en) * | 1989-03-14 | 1993-09-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel |
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-
1981
- 1981-10-02 JP JP56156096A patent/JPS5857807A/ja active Granted
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1982
- 1982-09-20 CA CA000411741A patent/CA1189918A/en not_active Expired
- 1982-09-27 US US06/424,406 patent/US4516081A/en not_active Expired - Lifetime
- 1982-09-28 FR FR8216319A patent/FR2514214B1/fr not_active Expired
- 1982-09-30 GB GB08227875A patent/GB2107948B/en not_active Expired
- 1982-09-30 DE DE3236334A patent/DE3236334C2/de not_active Expired - Lifetime
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| CA1189918A (en) | 1985-07-02 |
| GB2107948A (en) | 1983-05-05 |
| DE3236334A1 (de) | 1983-05-05 |
| DE3236334C2 (de) | 1995-06-08 |
| JPH0322723B2 (ja) | 1991-03-27 |
| US4516081A (en) | 1985-05-07 |
| GB2107948B (en) | 1985-07-10 |
| FR2514214A1 (fr) | 1983-04-08 |
| FR2514214B1 (fr) | 1988-11-10 |
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