JPH04109724A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH04109724A JPH04109724A JP22663390A JP22663390A JPH04109724A JP H04109724 A JPH04109724 A JP H04109724A JP 22663390 A JP22663390 A JP 22663390A JP 22663390 A JP22663390 A JP 22663390A JP H04109724 A JPH04109724 A JP H04109724A
- Authority
- JP
- Japan
- Prior art keywords
- read
- address
- time slot
- write
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はメモリアクセス方式に関し、特に、時分割多重
化装置のタイムスロット入替制御メモリ部に対するメモ
リアクセス方式に関する。
化装置のタイムスロット入替制御メモリ部に対するメモ
リアクセス方式に関する。
従来のタイムスロット入替メモリ部に対するメモリアク
セス方式は、中央処理袋Ｍ（ＣＰＵ）からの書込／読出
に対して、タイムスロット入替メモリ部のＣＰＵアクセ
スタイムまではＣＰＵに対してウェイト信号を出力する
か、又は、ＣＰＵにアクセス処理完了フラグとリード／
ライト用のラッチ回路等を設けていた。
セス方式は、中央処理袋Ｍ（ＣＰＵ）からの書込／読出
に対して、タイムスロット入替メモリ部のＣＰＵアクセ
スタイムまではＣＰＵに対してウェイト信号を出力する
か、又は、ＣＰＵにアクセス処理完了フラグとリード／
ライト用のラッチ回路等を設けていた。
従来のタイムスロット入替制御メモリ部に対するメモリ
アクセス方式では、ＣＰＵに対してウェイト信号を出力
したり、フラグ監視を行わせているため、ＣＰＵの性能
を十分に発揮することができないという欠点がある。
アクセス方式では、ＣＰＵに対してウェイト信号を出力
したり、フラグ監視を行わせているため、ＣＰＵの性能
を十分に発揮することができないという欠点がある。
本発明の目的は、一般のメモリアクセスと同等にタイム
スロット入替制御メモリ部に対するメモリアクセスを行
なうことができるメモリアクセス方式を提供することに
ある。 本発明によるメモリアクセス方式は、時分割多重化装置
のタイムスロットの入替をＣＰＵの制御下で行なうメモ
リアクセス方式であって、前記タイムスロット入替を行
なうためのタイムスロット長周期のシーケンシャルアド
レスと、ＣＰＵアクセスタイム信号と、第１の書込み信
号とを出力するタイミング管理部と；前記ＣＰＵからの
書込み要求時に、第２の書込み信号を出力し、前記ＣＰ
Ｕアクセスタイム信号を受け取っているときに第１の読
出し信号と第３の書込み信号とを出力する書込み管理部
と；前記第２の書込み信号に応答して前記ＣＰＵからの
アドレスとデータを順番に格納し、該格納されたアドレ
ス及びデータを前記第１の読出し信号に応答して読出す
ＦＩＦＯ構造の書込み待機メモリ部と；前記ＣＰＵアク
セスタイム信号を受け取っているときに前記第３の書込
み信号に応答して前記書込み待機メモリ部から読み出さ
れたアドレスに前記書込ろ待機メモリ部から読み出され
たデータを格納することによりタイムスロット入替アド
レスの更新を行ない、前記ＣＰＵアクセスタイム信号を
受け取っていないときに前記シーケンシャルアドレスか
ら前記タイムスロット入替アドレスを出力するタイムス
ロット入替制御メモリ部と；前記ＣＰＵからの読出し要
求時に、読出しアドレスと第２の読出し信号を出力する
読出し管理部と；２面構造をもち、タイムスロット長１
周期毎に面切替えを行ないながら、前記第１の書込み信
号に応答して一方の面の前記シーケンシャルアドレスに
前記タイムスロット入替アドレスを記録し、前記第２の
読出し信号に応答して他方の面の前記読出しアドレスが
ら前記タイムスロット入替アドレスを読出す読出し用中
継メモリ部と；を有することを特徴とする。
スロット入替制御メモリ部に対するメモリアクセスを行
なうことができるメモリアクセス方式を提供することに
ある。 本発明によるメモリアクセス方式は、時分割多重化装置
のタイムスロットの入替をＣＰＵの制御下で行なうメモ
リアクセス方式であって、前記タイムスロット入替を行
なうためのタイムスロット長周期のシーケンシャルアド
レスと、ＣＰＵアクセスタイム信号と、第１の書込み信
号とを出力するタイミング管理部と；前記ＣＰＵからの
書込み要求時に、第２の書込み信号を出力し、前記ＣＰ
Ｕアクセスタイム信号を受け取っているときに第１の読
出し信号と第３の書込み信号とを出力する書込み管理部
と；前記第２の書込み信号に応答して前記ＣＰＵからの
アドレスとデータを順番に格納し、該格納されたアドレ
ス及びデータを前記第１の読出し信号に応答して読出す
ＦＩＦＯ構造の書込み待機メモリ部と；前記ＣＰＵアク
セスタイム信号を受け取っているときに前記第３の書込
み信号に応答して前記書込み待機メモリ部から読み出さ
れたアドレスに前記書込ろ待機メモリ部から読み出され
たデータを格納することによりタイムスロット入替アド
レスの更新を行ない、前記ＣＰＵアクセスタイム信号を
受け取っていないときに前記シーケンシャルアドレスか
ら前記タイムスロット入替アドレスを出力するタイムス
ロット入替制御メモリ部と；前記ＣＰＵからの読出し要
求時に、読出しアドレスと第２の読出し信号を出力する
読出し管理部と；２面構造をもち、タイムスロット長１
周期毎に面切替えを行ないながら、前記第１の書込み信
号に応答して一方の面の前記シーケンシャルアドレスに
前記タイムスロット入替アドレスを記録し、前記第２の
読出し信号に応答して他方の面の前記読出しアドレスが
ら前記タイムスロット入替アドレスを読出す読出し用中
継メモリ部と；を有することを特徴とする。
タイムスロット入替制御メモリ部へのデータ（タイムス
ロット入替アドレス）の書込みをＦＩＦＯ構造の書込み
待機メモリ部を介して行ない、タイムスロット入替制御
メモリ部からのデータ（タイムスロット入替アドレス）
の読出しを２面構造の読出し用中継メモリ部を介して行
なう。
ロット入替アドレス）の書込みをＦＩＦＯ構造の書込み
待機メモリ部を介して行ない、タイムスロット入替制御
メモリ部からのデータ（タイムスロット入替アドレス）
の読出しを２面構造の読出し用中継メモリ部を介して行
なう。
以下、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例による時分割多
重化装置のタイムスロット入替制御メモリに対するメモ
リアクセス方式は、タイミング管理部１１と、２面構造
の読出し用中継メモリ部１２と、書込み管理部１３と、
ＦＩＦＯ構造の書込み待機メモリ部１４と、タイムスロ
ット入替制御メモリ部１５と、読出し管理部１６とを有
する。 タイミング管理部１１は、タイムスロット入替を行なう
タイムスロット長周期のシーケンシャルアドレスＳＡと
、タイムスロット１周期内でＣＰＵ（図示せず）からの
アクセスのために割り当てたタイムスロット位置情報を
表すＣＰＵアクセスタイム（≦号ＡＴと、後述する読出
し用中継メモリ部１２への中継メモリ書込み信号ＲＷと
を出力する。 書込み管理部１３は、ＣＰＵからＣＰＵ書込み信号ＣＷ
を受け取ったときに、ＣＰＵアドレスバスＡＢ上のアド
レス情報が後述するタイムスロット入替制御メモリ部１
５のエリアを指定しているとき、ＣＰＵアドレスバスＡ
Ｂ上のアドレス情報を待機メモリ書込みアドレスＷＡｗ
として出力すると共に、ＣＰＵデータバスＤＢ上のデー
タ情報を後述する書込み待機メモリ部１４に書込むため
の待機メモリ書込み信号ＷＷを出力する。 また、書込み管理部１３は、ＣＰＵアクセスタイム信号
ＡＴを受け取ったときに書込み待機メモリ部１４に待機
中データが存在する場合、書込み待機メモリ部１４に対
して待機メモリ読出し信号ＷＲを出力し、タイムスロッ
ト入替制御メモリ部１５に対して制御メモリ書込み信号
ＣＷを出力する。 尚、書込み管理部１３は、書込み待機メモリ部１４への
過剰書込みを禁止する為に、書込み可能残りバイト数読
出しレジスタと残りバイトなし時の書込み信号出力禁止
機能も有する。 書込み待機メモリ部１４は、待機メモリ書込み信号ＷＷ
に応答してＣＰＵデータバスＤＢ上のデータと待機メモ
リ書込みアドレスＷＡｗとを順番に格納する。書込み待
機メモリ部１４は、この格納されたアドレス及びデータ
を待機メモリ読出し信号ＷＲに応答して読出す。 タイムスロット入替制御メモリ部１５は、ＣＰＵアクセ
スタイム信号ＡＴを受け取っていない場合、シーケンシ
ャルアドレスＳＡの指定によりメモリ内容を読出し、タ
イムスロット入替アドレスＴＡを出力する。 逆に、ＣＰＵアクセスタイム信号ＡＴを受け取っている
場合、タイムスロット入替制御メモリ部１５は、書込み
待機メモリ部１４からの制御メモリ書込みアドレスＷＡ
ｃにアドレス切替えを行なうと共に、書込み管理部１３
から制御メモリ書込み信号ＣＷを受け取ったら、書込み
待機メモリ部１４からの書込みデータＷＤを上記の書込
みアドレス指定のメモリ内容として書込むことで、タイ
ムスロット入替アドレスを更新する。 読出し用中継メモリ部１２は、タイムスロット長１周期
毎に書込み面を切替える。読出し用中継メモリ部１２は
、タイムスロット入替アドレスＴＡを書込み面のシーケ
ンシャルアドレスＳＡの指定番地に中継メモリ書込み信
号ＲＷの制御の下で書込んでいく。このとき、読出し用
中継メモリ部１２は、書込みを行なっていない面に対し
て、読出し管理部］６からの中継メモリ読出し信号ＲＲ
と読出しアドレスＲＡにより、読出しデータをＣＰＵデ
ータバスＤＢに送出する。 読出し管理部１６は、ＣＰＵ読出し信号ＣＲを受信した
とき、ＣＰＵアドレスバスＡＢ上のアドレス情報がタイ
ムスロット入替制御メモリ部１５のエリアを指定してい
るとき、中継メモリ読出し信号ＲＲと読出しアドレスＲ
Ａを出力する。
重化装置のタイムスロット入替制御メモリに対するメモ
リアクセス方式は、タイミング管理部１１と、２面構造
の読出し用中継メモリ部１２と、書込み管理部１３と、
ＦＩＦＯ構造の書込み待機メモリ部１４と、タイムスロ
ット入替制御メモリ部１５と、読出し管理部１６とを有
する。 タイミング管理部１１は、タイムスロット入替を行なう
タイムスロット長周期のシーケンシャルアドレスＳＡと
、タイムスロット１周期内でＣＰＵ（図示せず）からの
アクセスのために割り当てたタイムスロット位置情報を
表すＣＰＵアクセスタイム（≦号ＡＴと、後述する読出
し用中継メモリ部１２への中継メモリ書込み信号ＲＷと
を出力する。 書込み管理部１３は、ＣＰＵからＣＰＵ書込み信号ＣＷ
を受け取ったときに、ＣＰＵアドレスバスＡＢ上のアド
レス情報が後述するタイムスロット入替制御メモリ部１
５のエリアを指定しているとき、ＣＰＵアドレスバスＡ
Ｂ上のアドレス情報を待機メモリ書込みアドレスＷＡｗ
として出力すると共に、ＣＰＵデータバスＤＢ上のデー
タ情報を後述する書込み待機メモリ部１４に書込むため
の待機メモリ書込み信号ＷＷを出力する。 また、書込み管理部１３は、ＣＰＵアクセスタイム信号
ＡＴを受け取ったときに書込み待機メモリ部１４に待機
中データが存在する場合、書込み待機メモリ部１４に対
して待機メモリ読出し信号ＷＲを出力し、タイムスロッ
ト入替制御メモリ部１５に対して制御メモリ書込み信号
ＣＷを出力する。 尚、書込み管理部１３は、書込み待機メモリ部１４への
過剰書込みを禁止する為に、書込み可能残りバイト数読
出しレジスタと残りバイトなし時の書込み信号出力禁止
機能も有する。 書込み待機メモリ部１４は、待機メモリ書込み信号ＷＷ
に応答してＣＰＵデータバスＤＢ上のデータと待機メモ
リ書込みアドレスＷＡｗとを順番に格納する。書込み待
機メモリ部１４は、この格納されたアドレス及びデータ
を待機メモリ読出し信号ＷＲに応答して読出す。 タイムスロット入替制御メモリ部１５は、ＣＰＵアクセ
スタイム信号ＡＴを受け取っていない場合、シーケンシ
ャルアドレスＳＡの指定によりメモリ内容を読出し、タ
イムスロット入替アドレスＴＡを出力する。 逆に、ＣＰＵアクセスタイム信号ＡＴを受け取っている
場合、タイムスロット入替制御メモリ部１５は、書込み
待機メモリ部１４からの制御メモリ書込みアドレスＷＡ
ｃにアドレス切替えを行なうと共に、書込み管理部１３
から制御メモリ書込み信号ＣＷを受け取ったら、書込み
待機メモリ部１４からの書込みデータＷＤを上記の書込
みアドレス指定のメモリ内容として書込むことで、タイ
ムスロット入替アドレスを更新する。 読出し用中継メモリ部１２は、タイムスロット長１周期
毎に書込み面を切替える。読出し用中継メモリ部１２は
、タイムスロット入替アドレスＴＡを書込み面のシーケ
ンシャルアドレスＳＡの指定番地に中継メモリ書込み信
号ＲＷの制御の下で書込んでいく。このとき、読出し用
中継メモリ部１２は、書込みを行なっていない面に対し
て、読出し管理部］６からの中継メモリ読出し信号ＲＲ
と読出しアドレスＲＡにより、読出しデータをＣＰＵデ
ータバスＤＢに送出する。 読出し管理部１６は、ＣＰＵ読出し信号ＣＲを受信した
とき、ＣＰＵアドレスバスＡＢ上のアドレス情報がタイ
ムスロット入替制御メモリ部１５のエリアを指定してい
るとき、中継メモリ読出し信号ＲＲと読出しアドレスＲ
Ａを出力する。
以上説明したように本発明は、タイムスロット入替制御
メモリ部への書込みをＦＩＦＯ構造の書込み待機メモリ
部を介して処理させ、タイムスロット入替制御メモリ部
からの読出しを２面構造の読出し用中継メモリ部を介し
て処理させるようにしたので、タイムスロット入替制御
メモリ部へのアクセスが、従来のようにＣＰＵ側でタイ
ミングをとってアクセスすることなく、一般のメモリア
クセスと同等に行なうことができるようになった。
メモリ部への書込みをＦＩＦＯ構造の書込み待機メモリ
部を介して処理させ、タイムスロット入替制御メモリ部
からの読出しを２面構造の読出し用中継メモリ部を介し
て処理させるようにしたので、タイムスロット入替制御
メモリ部へのアクセスが、従来のようにＣＰＵ側でタイ
ミングをとってアクセスすることなく、一般のメモリア
クセスと同等に行なうことができるようになった。
第１図は本発明の一実施例によるメモリアクセス方式を
示すブロック図である。 １１・・・タイミング管理部、１２・・・読出し用中継
メモリ部、１３・・・書込み管理部、１４・・・書込み
待機メモリ部、１５・・・タイムスロット入替制御メモ
リ部、１６・・・読出し管理部。
示すブロック図である。 １１・・・タイミング管理部、１２・・・読出し用中継
メモリ部、１３・・・書込み管理部、１４・・・書込み
待機メモリ部、１５・・・タイムスロット入替制御メモ
リ部、１６・・・読出し管理部。
Claims (1)
- 【特許請求の範囲】 １、時分割多重化装置のタイムスロットの入替をＣＰＵ
の制御下で行なうメモリアクセス方式に於いて、 前記タイムスロット入替を行なうためのタイムスロット
長周期のシーケンシャルアドレスと、ＣＰＵアクセスタ
イム信号と、第１の書込み信号とを出力するタイミング
管理部と、 前記ＣＰＵからの書込み要求時に、第２の書込み信号を
出力し、前記ＣＰＵアクセスタイム信号を受け取ってい
るときに第１の読出し信号と第３の書込み信号とを出力
する書込み管理部と、前記第２の書込み信号に応答して
前記ＣＰＵからのアドレスとデータを順番に格納し、該
格納されたアドレス及びデータを前記第１の読出し信号
に応答して読出すＦＩＦＯ構造の書込み待機メモリ部と
、 前記ＣＰＵアクセスタイム信号を受け取っているときに
前記第３の書込み信号に応答して前記書込み待機メモリ
部から読み出されたアドレスに前記書込み待機メモリ部
から読み出されたデータを格納することによりタイムス
ロット入替アドレスの更新を行ない、前記ＣＰＵアクセ
スタイム信号を受け取っていないときに前記シーケンシ
ャルアドレスから前記タイムスロット入替アドレスを出
力するタイムスロット入替制御メモリ部と、前記ＣＰＵ
からの読出し要求時に、読出しアドレスと第２の読出し
信号を出力する読出し管理部と、 ２面構造をもち、タイムスロット長１周期毎に面切替え
を行ないながら、前記第１の書込み信号に応答して一方
の面の前記シーケンシャルアドレスに前記タイムスロッ
ト入替アドレスを記録し、前記第２の読出し信号に応答
して他方の面の前記読出しアドレスから前記タイムスロ
ット入替アドレスを読出す読出し用中継メモリ部と、 を有することを特徴とするメモリアクセス方式。 ２、タイムスロット入替制御メモリ部に対するタイムス
ロット入替アドレスの書込みと読出しを制御するメモリ
アクセス方式に於いて、 前記タイムスロット入替アドレスの書込みをＦＩＦＯ構
造の書込み待機メモリ部を介して行ない、前記タイムス
ロット入替アドレスの読出しを２面構造の読出し用中継
メモリ部を介して行なうことを特徴とするメモリアクセ
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22663390A JPH04109724A (ja) | 1990-08-30 | 1990-08-30 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22663390A JPH04109724A (ja) | 1990-08-30 | 1990-08-30 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109724A true JPH04109724A (ja) | 1992-04-10 |
Family
ID=16848243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22663390A Pending JPH04109724A (ja) | 1990-08-30 | 1990-08-30 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109724A (ja) |
-
1990
- 1990-08-30 JP JP22663390A patent/JPH04109724A/ja active Pending
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