JPH0411046B2 - - Google Patents
Info
- Publication number
- JPH0411046B2 JPH0411046B2 JP59036509A JP3650984A JPH0411046B2 JP H0411046 B2 JPH0411046 B2 JP H0411046B2 JP 59036509 A JP59036509 A JP 59036509A JP 3650984 A JP3650984 A JP 3650984A JP H0411046 B2 JPH0411046 B2 JP H0411046B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- signal
- input terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はクロツク信号発生回路に関する。
（従来技術）
従来のこの種のクロツク信号発生回路とその後
続回路の例及びそのタイミングチヤートをそれぞ
れ第１図、第２図に示す。
続回路の例及びそのタイミングチヤートをそれぞ
れ第１図、第２図に示す。
第１図のクロツク信号発生回路とその後続回路
はクロツク信号発生回路部２００とクロツクライ
ン部２０１とクロツク信号発生回路部２００の出
力信号を受けて動作するシフトレジスタ部２０２
とから構成される。
はクロツク信号発生回路部２００とクロツクライ
ン部２０１とクロツク信号発生回路部２００の出
力信号を受けて動作するシフトレジスタ部２０２
とから構成される。
第１図の回路のクロツク端子Ａに第２図に示し
た信号１ａの立上り信号が入力された場合、イン
バータ１１の出力信号１ｃは、NORゲート１２、
及びインバータ１３ならびに１１を経て立下り、
低レベル（以下Ｌレベルと称す）となり、第２図
の信号１ｃのように変化する。
た信号１ａの立上り信号が入力された場合、イン
バータ１１の出力信号１ｃは、NORゲート１２、
及びインバータ１３ならびに１１を経て立下り、
低レベル（以下Ｌレベルと称す）となり、第２図
の信号１ｃのように変化する。
次にインバータ１４の出力信号１ｄは、前記信
号１ｃをNORゲート１５及びインバータ１６な
らびに１４を経て立上り、高レベル（以下Ｈレベ
ルと称す）となり、第２図の信号１ｄのように変
化する。信号１ｃ及び１ｄは、内部クロツク信号
として使用され第２図の“Ｌ″で示したように両
信号共に一定期間Ｌレベルである。
号１ｃをNORゲート１５及びインバータ１６な
らびに１４を経て立上り、高レベル（以下Ｈレベ
ルと称す）となり、第２図の信号１ｄのように変
化する。信号１ｃ及び１ｄは、内部クロツク信号
として使用され第２図の“Ｌ″で示したように両
信号共に一定期間Ｌレベルである。
しかし、クロツク信号発生回路部２００の出力
信号１ｃ，１ｄを伝送する線路には、負荷として
クロツクライン部２０１に示したような、配線抵
抗に相当する抵抗R1，R2、配線容量及びゲート
容量に相当する容量C1，C2が存在し、伝送路通
過後の信号１ｆ，１ｇの波形は、負荷条件によつ
ては、第２図の“Ｈ″で示したように一定期間両
信号共に同時にＨレベルになることがある。
信号１ｃ，１ｄを伝送する線路には、負荷として
クロツクライン部２０１に示したような、配線抵
抗に相当する抵抗R1，R2、配線容量及びゲート
容量に相当する容量C1，C2が存在し、伝送路通
過後の信号１ｆ，１ｇの波形は、負荷条件によつ
ては、第２図の“Ｈ″で示したように一定期間両
信号共に同時にＨレベルになることがある。
今、一定期間同時にＨレベルになつたクロツク
信号１ｆおよび１ｇをシフトレジスタ部２０２に
入力した場合、シフトレジスタ部２０２の入力端
子Ｂへ印加された信号１ｈはクロツク信号１ｇの
立上り時にトランスフアーゲート１１０によりイ
ンバータ１８の入力信号となり、出力信号１ｉは
第２図の１ｉのように変化する。ここでインバー
タ１９の出力信号１ｊはクロツク信号１ｆの立上
り時に変化しなければならないのにクロツク信号
１ｆ，１ｇが同時にＨレベルの為に、出力信号１
ｉと同時に変化し、誤動作してしまう（第２図の
信号１ｊの破線部が正常動作時の波形を示す）。
信号１ｆおよび１ｇをシフトレジスタ部２０２に
入力した場合、シフトレジスタ部２０２の入力端
子Ｂへ印加された信号１ｈはクロツク信号１ｇの
立上り時にトランスフアーゲート１１０によりイ
ンバータ１８の入力信号となり、出力信号１ｉは
第２図の１ｉのように変化する。ここでインバー
タ１９の出力信号１ｊはクロツク信号１ｆの立上
り時に変化しなければならないのにクロツク信号
１ｆ，１ｇが同時にＨレベルの為に、出力信号１
ｉと同時に変化し、誤動作してしまう（第２図の
信号１ｊの破線部が正常動作時の波形を示す）。
もし、前記インバータ１８の動作スピードが充
分に遅ければ、出力信号１ｊはクロツク信号１ｆ
の立上り時まで変化せず第２図の信号１ｉの破線
で示すような正常動作をするが、CMOS回路の
場合のように電源電圧の上昇に伴ない、回路の動
作スピードが速くなるものについてはクロツク信
号の重なり部分である第２図の“Ｈ″部分の時間
が短かくても誤動作をしてしまうという欠点があ
る。
分に遅ければ、出力信号１ｊはクロツク信号１ｆ
の立上り時まで変化せず第２図の信号１ｉの破線
で示すような正常動作をするが、CMOS回路の
場合のように電源電圧の上昇に伴ない、回路の動
作スピードが速くなるものについてはクロツク信
号の重なり部分である第２図の“Ｈ″部分の時間
が短かくても誤動作をしてしまうという欠点があ
る。
また、誤動作を防止するために第２図の“Ｌ″
として示されているクロツク信号１ｃとクロツク
信号１ｄとの間隔を充分あけると、クロツク信号
１ｄと１ｃのパルス幅が小さくなり高速動作に適
さなくなるという欠点がある。
として示されているクロツク信号１ｃとクロツク
信号１ｄとの間隔を充分あけると、クロツク信号
１ｄと１ｃのパルス幅が小さくなり高速動作に適
さなくなるという欠点がある。
（発明の目的）
本発明の目的は、クロツク信号のＨレベルとＬ
レベルとの時間比を電源電圧に対応して変化させ
ることにより広い電源電圧等の動作条件下で後続
回路を誤動作なく安定に動作できるクロツク信号
発生回路を提供すことにある。
レベルとの時間比を電源電圧に対応して変化させ
ることにより広い電源電圧等の動作条件下で後続
回路を誤動作なく安定に動作できるクロツク信号
発生回路を提供すことにある。
（発明の構成）
本発明の回路は、第１、第２および第３の入力
端子をそれぞれ有する第１および第２の論理ゲー
トと、前記第１の論理ゲートにおいては前記第１
の入力端子には供給される基本クロツクが入力さ
れ前記第２の入力端子には前記第２の論理ゲート
の第１の遅延出力が入力され、前記第２の論理ゲ
ートにおいては前記第１の入力端子には供給され
る前記基本クロツクの反転されたクロツクが入力
され前記第２の入力端子には前記第１の論理ゲー
トの第１の遅延出力が入力され、供給電源電圧が
一定値以上のときには前記第１、第２の論理ゲー
トのそれぞれの前記第３の入力端子に前記第１の
遅延出力より遅延した互いに他方の第２の遅延出
力を入力する第３および第４の論理ゲートとを有
して構成される。
端子をそれぞれ有する第１および第２の論理ゲー
トと、前記第１の論理ゲートにおいては前記第１
の入力端子には供給される基本クロツクが入力さ
れ前記第２の入力端子には前記第２の論理ゲート
の第１の遅延出力が入力され、前記第２の論理ゲ
ートにおいては前記第１の入力端子には供給され
る前記基本クロツクの反転されたクロツクが入力
され前記第２の入力端子には前記第１の論理ゲー
トの第１の遅延出力が入力され、供給電源電圧が
一定値以上のときには前記第１、第２の論理ゲー
トのそれぞれの前記第３の入力端子に前記第１の
遅延出力より遅延した互いに他方の第２の遅延出
力を入力する第３および第４の論理ゲートとを有
して構成される。
（実施例）
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第３図は、本発明の一実施例を示す回路図であ
る。
る。
第３図のクロツク信号発生回路部３００はクロ
ツク端子Ｃの信号２ａを入力信号とするNORゲ
ート２１およびインバータ２２た、信号を遅延せ
しめるインバータ２３，２４，２６および２７
と、信号の立上りを遅延させるインバータ２５お
よび２８、NORゲート２９および２１０ならび
にコンデンサC3およびC4と、NORゲート２９お
よび２１０の出力制御を行なう信号を供給する制
御端子Ｄとから構成されている。
ツク端子Ｃの信号２ａを入力信号とするNORゲ
ート２１およびインバータ２２た、信号を遅延せ
しめるインバータ２３，２４，２６および２７
と、信号の立上りを遅延させるインバータ２５お
よび２８、NORゲート２９および２１０ならび
にコンデンサC3およびC4と、NORゲート２９お
よび２１０の出力制御を行なう信号を供給する制
御端子Ｄとから構成されている。
まず、電源電圧が高く、短時間のクロツク信号
の重なりでも誤動作するおそれがある場合につい
て説明する。
の重なりでも誤動作するおそれがある場合につい
て説明する。
制御端子ＤにＬレベルの信号を入力して、
NORゲート２９および２１０の出力禁止を解除
し、インバータ２５の容量C4およびインバータ
２８と容量C3によつて作られる一定期間の遅延
を有する信号２ｎおよび２ｍによりNORゲート
２１１および２１の立上りを遅らせる事でクロツ
ク信号のパルス幅を狭めクロツク信号２ｆおよび
２ｇの同時Ｈレベルという重なりをなくし、後続
回路の誤動作を防止することができる。
NORゲート２９および２１０の出力禁止を解除
し、インバータ２５の容量C4およびインバータ
２８と容量C3によつて作られる一定期間の遅延
を有する信号２ｎおよび２ｍによりNORゲート
２１１および２１の立上りを遅らせる事でクロツ
ク信号のパルス幅を狭めクロツク信号２ｆおよび
２ｇの同時Ｈレベルという重なりをなくし、後続
回路の誤動作を防止することができる。
上記の場合にはパルス幅が狭くなるが電源電圧
が高く、少しのクロツクの同時Ｈレベルという重
なりで誤動作するような条件下では、回路の動作
速度が速くなつておりクロツク信号のパルス幅が
狭くても充分正常動作する。
が高く、少しのクロツクの同時Ｈレベルという重
なりで誤動作するような条件下では、回路の動作
速度が速くなつておりクロツク信号のパルス幅が
狭くても充分正常動作する。
反対に電源電圧が低い状態では、回路の動作速
度が遅く多少のクロツク信号の同時Ｈレベルとい
う重なりでも誤動作しない。したがつて制御端子
ＤにＨレベルを入力し、第２図の“Ｌ″で示す間
隔を小さくし、その分クロツク信号のパルス幅を
大きくする事によつて高速動作が達成できる。
度が遅く多少のクロツク信号の同時Ｈレベルとい
う重なりでも誤動作しない。したがつて制御端子
ＤにＨレベルを入力し、第２図の“Ｌ″で示す間
隔を小さくし、その分クロツク信号のパルス幅を
大きくする事によつて高速動作が達成できる。
尚、本実施例では、外部から供給される制御信
号を受ける制御端子を設定し、クロツク信号間の
間隔を変化させたがクロツク信号発生回路が、マ
イクロコンピユータなどに内蔵されている場合に
は前記制御端子を省略し命令実行により変化させ
得る事は明らかである。
号を受ける制御端子を設定し、クロツク信号間の
間隔を変化させたがクロツク信号発生回路が、マ
イクロコンピユータなどに内蔵されている場合に
は前記制御端子を省略し命令実行により変化させ
得る事は明らかである。
（発明の効果）
本発明には電源電圧条件等によつてクロツク信
号のパルス幅を変化させる事により広い動作条件
でも誤動作なく安定に動作するクロツク信号を得
る事ができるという効果がある。
号のパルス幅を変化させる事により広い動作条件
でも誤動作なく安定に動作するクロツク信号を得
る事ができるという効果がある。
第１図は従来のクロツク信号発生回路とその後
続回路を示す回路図、第２図は第１図の回路のタ
イムチヤート、第３図は本発明の一実施例を示す
回路図、第４図は第３図のタイミングチヤートで
ある。 １１，１３，１４，１６，１７，１８，１９，
２２〜２８……インバータ、１２，１５，２１，
２９，２１０，２１１……NORゲート、R1〜R4
……抵抗、C1〜C6……容量、１１０，１１１…
…トランスフアーゲート、２００，３００……ク
ロツク信号発生回路部、２０１，３０１……クロ
ツクライン部、２０２……シフトレジスタ部。
続回路を示す回路図、第２図は第１図の回路のタ
イムチヤート、第３図は本発明の一実施例を示す
回路図、第４図は第３図のタイミングチヤートで
ある。 １１，１３，１４，１６，１７，１８，１９，
２２〜２８……インバータ、１２，１５，２１，
２９，２１０，２１１……NORゲート、R1〜R4
……抵抗、C1〜C6……容量、１１０，１１１…
…トランスフアーゲート、２００，３００……ク
ロツク信号発生回路部、２０１，３０１……クロ
ツクライン部、２０２……シフトレジスタ部。
Claims (1)
- １ 第１、第２および第３の入力端子をそれぞれ
有する第１および第２の論理ゲートと、前記第１
の論理ゲートにおいては前記第１の入力端子には
供給される基本クロツクが入力され前記第２の入
力端子には前記第２の論理ゲートの第１の遅延出
力が入力され、前記第２の論理ゲートにおいては
前記第１の入力端子には供給される前記基本クロ
ツクの反転されたクロツクが入力され前記第２の
入力端子には前記第１の論理ゲートの第１の遅延
出力が入力され、供給電源電圧が一定値以上のと
きには前記第１、第２の論理ゲートのそれぞれの
前記第３の入力端子に前記第１の遅延出力より遅
延した互いに他方の第２の遅延出力を入力する第
３および第４の論理ゲートとを有することを特徴
とするクロツク信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036509A JPS60180321A (ja) | 1984-02-28 | 1984-02-28 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036509A JPS60180321A (ja) | 1984-02-28 | 1984-02-28 | クロック信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180321A JPS60180321A (ja) | 1985-09-14 |
| JPH0411046B2 true JPH0411046B2 (ja) | 1992-02-27 |
Family
ID=12471796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036509A Granted JPS60180321A (ja) | 1984-02-28 | 1984-02-28 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180321A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268310A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | クロック回路 |
| JPH04348611A (ja) * | 1991-05-27 | 1992-12-03 | Nec Kyushu Ltd | パルス発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
-
1984
- 1984-02-28 JP JP59036509A patent/JPS60180321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60180321A (ja) | 1985-09-14 |
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