JPH04111742U - 混成集積回路 - Google Patents

混成集積回路

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Publication number
JPH04111742U
JPH04111742U JP1991022505U JP2250591U JPH04111742U JP H04111742 U JPH04111742 U JP H04111742U JP 1991022505 U JP1991022505 U JP 1991022505U JP 2250591 U JP2250591 U JP 2250591U JP H04111742 U JPH04111742 U JP H04111742U
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JP
Japan
Prior art keywords
hybrid integrated
integrated circuit
substrate
chip
lsi chip
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Pending
Application number
JP1991022505U
Other languages
English (en)
Inventor
昌勝 樋掛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】 【目的】 コーティングされた混成集積回路に搭載され
ているチップの試験を容易化する。 【構成】 ＬＳＩ２が搭載されている基板１に、出力信
号を基板の裏面へ導出するためのスルーホール５を設け
る。 【効果】 基板裏面のコーティング８を除去するだけで
容易にＬＳＩチップ２の試験が行える。

Description

【考案の詳細な説明】
【０００１】
【技術分野】
本考案は混成集積回路に関し、特にＬＳＩがベアチップで搭載されてなる混成 集積回路に関する。
【０００２】
【従来技術】
従来、この種のＬＳＩチップを搭載した混成集積回路においては、ＬＳＩチッ プが基板の片面に搭載されており、ＬＳＩチップのパッドに接続されたパターン は基板表面にしか表われなかった。また、ＬＳＩチップが基板に搭載された状態 でコーティング処理がなされていた。
【０００３】 上述した従来の混成集積回路においては、搭載されたＬＳＩチップの電気的特 性を試験する場合、基板表面のコーティングを除去し、パターンを露出させなけ ればならない。しかし、コーティング除去作業の際、ＬＳＩチップやボンディン グワイヤに損傷を与える危険性があるという欠点があった。
【０００４】
【考案の目的】
本考案は上述した従来の欠点を解決するためになされたものであり、その目的 は搭載されているチップの試験が容易な混成集積回路を提供することである。
【０００５】
【考案の構成】
本考案による混成集積回路は、入出力リード線を有するＩＣチップと、一主面 に前記ＩＣチップが搭載される基板とを含み、これらがコーティングされてなる 混成集積回路であって、前記基板に設けられ、該基板の他主面に前記入出力リー ド線の信号を導出する検査用のスルーホールを有することを特徴とする。
【０００６】
【実施例】
次に、本考案について図面を参照して説明する。
【０００７】 図１は本考案による混成集積回路基板の一実施例の断面図である。図において 、本考案の一実施例による混成集積回路は、基板１の表面上に搭載されたＬＳＩ チップ２のパッドから入出力リード線たるボンディングワイヤ３がパターン４に 接続されている。そして、パターン４からはスルーホール５が基板１の裏面へ通 じており、ＬＳＩチップ２の検査用端子となる。
【０００８】 また、ＬＳＩチップ２はＪＣＲ（Junction Coating Resin）コーティング７で 保護され、更に基板１の全体はコーティング８で保護されている。なお、６は端 子である。
【０００９】 かかる構成において、基板裏面のコーティング８を除去すればスルーホール５ が露出するため、ＬＳＩチップ２の試験を容易に行うことができるのである。つ まり、実施例の混成集積回路は、基板上の各ＬＳＩチップのパッドに接続される 各パターンに対応したスルーホールを備えており、基板裏面のコーティングを除 去するだけでＬＳＩチップの入出力信号端子に電気的に接続でき、容易に電気的 試験をすることができるのである。
【００１０】 なお、ＬＳＩチップの出力に限らず、回路中の検査したい箇所に予めスルーホ ールを設けておけば、同様にその部分の試験が容易化できることは明らかである 。
【００１１】
【考案の効果】
以上説明したように本考案は、ＬＳＩチップの各パッドに入出力信号を導出す るためのスルーホールを設けたことにより、容易にＬＳＩチップの電気的試験が 行えるという効果がある。
【図面の簡単な説明】
【図１】本考案の実施例による混成集積回路の断面図で
ある。
【符号の説明】
１ 基板 ２ ＬＳＩチップ ３ ボンディングワイヤ ４ パターン ５ スルーホール ６ 端子 ７ ＪＣＲコーティング ８ コーティング

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 入出力リード線を有するＩＣチップと、
    一主面に前記ＩＣチップが搭載される基板とを含み、こ
    れらがコーティングされてなる混成集積回路であって、
    前記基板に設けられ、該基板の他主面に前記入出力リー
    ド線の信号を導出する検査用のスルーホールを有するこ
    とを特徴とする混成集積回路。
JP1991022505U 1991-03-14 1991-03-14 混成集積回路 Pending JPH04111742U (ja)

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