JPH04112233A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04112233A JPH04112233A JP2232104A JP23210490A JPH04112233A JP H04112233 A JPH04112233 A JP H04112233A JP 2232104 A JP2232104 A JP 2232104A JP 23210490 A JP23210490 A JP 23210490A JP H04112233 A JPH04112233 A JP H04112233A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cache memory
- instruction cache
- address
- break
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に命令キャッ
シュメモリを内蔵したマイクロコンピュータのプログラ
ムデバッグに使用する割込み機構に関する。
シュメモリを内蔵したマイクロコンピュータのプログラ
ムデバッグに使用する割込み機構に関する。
一般に、この種のマイクロコンピュータは、プログラム
の開発をするのにあたって、プログラムデバッグのため
に次のような機能を具備することが必要である。すなわ
ち、利用者が設定したある特定のアドレスの命令コード
が実行されたことを検知して、それまでの一連の実行動
作を中断させる機能（以下ブレーク機能という）である
。
の開発をするのにあたって、プログラムデバッグのため
に次のような機能を具備することが必要である。すなわ
ち、利用者が設定したある特定のアドレスの命令コード
が実行されたことを検知して、それまでの一連の実行動
作を中断させる機能（以下ブレーク機能という）である
。
実際のブレーク機能としては、一般にＣＰＵを停止させ
るか、ＣＰＵに割込み信号を発生して割込み処理プログ
ラムを実行させる手法が用いられている。
るか、ＣＰＵに割込み信号を発生して割込み処理プログ
ラムを実行させる手法が用いられている。
従来のブレーク機能を有するマイクロコンピュータの一
例のブロック図を第２図に示す、このマイクロコンピュ
ータは次の動作を行う、まず、命令の実行手順を示すと
、インストラクションヵウンタ（ＩＣ＞１にはこれから
実行すべき命令コードが格納されているメモリのアドレ
ス値が記憶され、アドレス出力回路２を介して、命令読
込み信号（ＲＤ＞に同期して、アドレスバス（ＡＢ）１
１に出力される。それと同時に、メモリに格納された命
令コードがデータバス（ＤＢ＞１２に現われるので、デ
ータ入力回路３を介して命令レジスタ（丁Ｒ＞４に読込
む。
例のブロック図を第２図に示す、このマイクロコンピュ
ータは次の動作を行う、まず、命令の実行手順を示すと
、インストラクションヵウンタ（ＩＣ＞１にはこれから
実行すべき命令コードが格納されているメモリのアドレ
ス値が記憶され、アドレス出力回路２を介して、命令読
込み信号（ＲＤ＞に同期して、アドレスバス（ＡＢ）１
１に出力される。それと同時に、メモリに格納された命
令コードがデータバス（ＤＢ＞１２に現われるので、デ
ータ入力回路３を介して命令レジスタ（丁Ｒ＞４に読込
む。
中央処理装置は、ＩＲ４の出力に基づいて、各制御を行
う。すなわち、命令を実行する。
う。すなわち、命令を実行する。
次にブレークをこの命令の実行時に発生させる手順を示
す。まず、ブレーク動作を起こしたいアドレス（ブレー
クアドレス）をブレークアドレスレジスタ（ＢＡＲ）５
に予め格納させておき、ＡＢＩＩに現われるアドレス信
号とアドレス比較回路６で比較する。
す。まず、ブレーク動作を起こしたいアドレス（ブレー
クアドレス）をブレークアドレスレジスタ（ＢＡＲ）５
に予め格納させておき、ＡＢＩＩに現われるアドレス信
号とアドレス比較回路６で比較する。
一致信号は割込み入力端子（ＢＫ）１０に接続されＤＢ
１２から命令コードを読込むのと同じタイミングで、Ｉ
Ｒ４に読込まれる。ＣＰＵはＩＲ４の内容に従って命令
の実行を行うが、割込み要求があった時は命令実行後に
割込み処理に実行フローを移す。
１２から命令コードを読込むのと同じタイミングで、Ｉ
Ｒ４に読込まれる。ＣＰＵはＩＲ４の内容に従って命令
の実行を行うが、割込み要求があった時は命令実行後に
割込み処理に実行フローを移す。
次に、命令キャッシュメモリを内蔵するマイクロコンピ
ュータに、このブレーク機能を実現する従来例を、第３
図に示す。
ュータに、このブレーク機能を実現する従来例を、第３
図に示す。
第３図においては、第２図に示したブロックに対応する
ものには同一の符号を付している。また、ブレーク動作
に関する一連の動作は、第２図の説明と同様であるため
ここでは、命令キャッシュメモリの動作についてのみ説
明を行う。
ものには同一の符号を付している。また、ブレーク動作
に関する一連の動作は、第２図の説明と同様であるため
ここでは、命令キャッシュメモリの動作についてのみ説
明を行う。
命令キャッシュメモリ２０ａは、命令キャッシュデイレ
クトリフと、命令キャッシュアドレス比較回路８と、命
令キャッシュメモリ本体９とから構成され、ここには、
ＣＰＵが一度実行するために読込んだ命令コードが保持
される。
クトリフと、命令キャッシュアドレス比較回路８と、命
令キャッシュメモリ本体９とから構成され、ここには、
ＣＰＵが一度実行するために読込んだ命令コードが保持
される。
命令コードが、命令キャッシュメモリ本体９に保持され
る手順は次のようになる。
る手順は次のようになる。
ＩＣＩから出力されるアドレスが、命令キャッシュデイ
レクトリフが保持するアドレス情報と比較され、今読も
うとする命令コードが命令キャッシュメモリ本体９に無
い時は、アドレス出力回路からＩＣＩのアドレスをＡＢ
に出力し、ＤＢ１２を通して命令コードをＩＲ４に得る
と同じに命令キャッシュメモリ本体９に書込む。その時
、命令キャッシュメモリ２０ａには命令キャッシュデイ
レクトリフで管理する１ブロック分の命令コードのかた
まりが書込まれる。
レクトリフが保持するアドレス情報と比較され、今読も
うとする命令コードが命令キャッシュメモリ本体９に無
い時は、アドレス出力回路からＩＣＩのアドレスをＡＢ
に出力し、ＤＢ１２を通して命令コードをＩＲ４に得る
と同じに命令キャッシュメモリ本体９に書込む。その時
、命令キャッシュメモリ２０ａには命令キャッシュデイ
レクトリフで管理する１ブロック分の命令コードのかた
まりが書込まれる。
一度命令キャッシュメモリ本体９に書込まれた内容は、
特別に消去されたり、書換えられないかぎり保持され続
け、次回、ＩＣＩから同じアドレスが出力されると、外
部のメモリを読まずに、命令キャッシュメモリ本体９か
ら、命令コードを読むことになる。
特別に消去されたり、書換えられないかぎり保持され続
け、次回、ＩＣＩから同じアドレスが出力されると、外
部のメモリを読まずに、命令キャッシュメモリ本体９か
ら、命令コードを読むことになる。
上述したように、従来のマイクロコンピュータにおいて
は、−度キャッシュメモリに読込まれた命令は、その命
令を含む１ブロックがキャッシュメモリ上から消去され
ないかぎりマイクロコンピュータから外部のメモリに対
して再びアクセスすることはない。
は、−度キャッシュメモリに読込まれた命令は、その命
令を含む１ブロックがキャッシュメモリ上から消去され
ないかぎりマイクロコンピュータから外部のメモリに対
して再びアクセスすることはない。
この動作を第４図（ａ）、（ｂ）において説明する。
第４図（ａ）は外部メモリの構成を示し、命令が順番に
並べられている。この図中の矢印は、ＣＰＵが実行する
命令の手順を示し、この例では、命令（１）、命令（２
）２命令（７）、命令（８）命令（９〉、命令（１０）
の順に実行されることを示す。さらに、命令（３）から
命令り７）までは、命令キャッシュメモリが管理するブ
ロックになっている。
並べられている。この図中の矢印は、ＣＰＵが実行する
命令の手順を示し、この例では、命令（１）、命令（２
）２命令（７）、命令（８）命令（９〉、命令（１０）
の順に実行されることを示す。さらに、命令（３）から
命令り７）までは、命令キャッシュメモリが管理するブ
ロックになっている。
第４図（ａ）の手順が実行されると、外部のメモリに対
しては、第４図（ｂ）のようなバスサイクルが起こるが
、ＣＰＵ内では第４図（ｃ）のような動作が起こり、命
令（３）から命令（７）までの連続した１ブロックは命
令キャッシュメモリ内に格納される。この状態で、次に
命令（３）から命令（６）の命令をＣＰＵが実行しよう
とした場合、命令コードは命令キャッシュメモリから読
出されるため、マイクロコンピュータ外部には、命令（
３）から命令（６）の読込み動作が起こらない、そのた
め、ＩＣＩのアドレス値はＡＢＩＩに出力されないので
、ＢＡＲ５にブレークアドレスを設定してあっても、ブ
レーク信号ＢＫが出力されず、ブレークしないという欠
点が生ずる。
しては、第４図（ｂ）のようなバスサイクルが起こるが
、ＣＰＵ内では第４図（ｃ）のような動作が起こり、命
令（３）から命令（７）までの連続した１ブロックは命
令キャッシュメモリ内に格納される。この状態で、次に
命令（３）から命令（６）の命令をＣＰＵが実行しよう
とした場合、命令コードは命令キャッシュメモリから読
出されるため、マイクロコンピュータ外部には、命令（
３）から命令（６）の読込み動作が起こらない、そのた
め、ＩＣＩのアドレス値はＡＢＩＩに出力されないので
、ＢＡＲ５にブレークアドレスを設定してあっても、ブ
レーク信号ＢＫが出力されず、ブレークしないという欠
点が生ずる。
このような欠点を回避策として、命令キャッシュメモリ
の動作を恒久的に停止し、キャッシュを使用しない方法
があるが、実際の命令実行速度に比して大変遅くなる欠
点が生ずる。
の動作を恒久的に停止し、キャッシュを使用しない方法
があるが、実際の命令実行速度に比して大変遅くなる欠
点が生ずる。
本発明の目的は、以上のような欠点を解決し、設定した
ブレークアドレスで正確にブレークし、かつ命令キャッ
シュメモリを使用した高速な命令の実行を行うことがで
きるマイクロコンピュータを提供することにある。
ブレークアドレスで正確にブレークし、かつ命令キャッ
シュメモリを使用した高速な命令の実行を行うことがで
きるマイクロコンピュータを提供することにある。
本発明の構成は、命令キャッシュメモリを内蔵したマイ
クロコンピュータにおいて、設定されたブレークアドレ
スと命令の実行時のアドレスとを比較しこれらが一致し
た時それまでの一連の実行フローを中断する割込信号を
出力する割込発生回路と、前記割込信号を入力して命令
コードの読込み時に前記命令キャッシュメモリへの書込
みを禁止する回路とを備え、前記割込信号を発生する命
令コードを含む１ブロックの命令を前記命令キャッシュ
メモリに書込まないようにしたこと３特徴とする。
クロコンピュータにおいて、設定されたブレークアドレ
スと命令の実行時のアドレスとを比較しこれらが一致し
た時それまでの一連の実行フローを中断する割込信号を
出力する割込発生回路と、前記割込信号を入力して命令
コードの読込み時に前記命令キャッシュメモリへの書込
みを禁止する回路とを備え、前記割込信号を発生する命
令コードを含む１ブロックの命令を前記命令キャッシュ
メモリに書込まないようにしたこと３特徴とする。
以下、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のマイクロコンピュータの
ブロック図である。図において、第３図に示したブロッ
クに対応するものには同一の符号を付している。本実施
例においては、ブレークアドレス比較回路６の割込み信
号が命令キャッシュデイレクトリフに書込禁止信号１１
として接続されている点が第３図と相違している。ＢＡ
Ｒ５に設定されたブレークアドレスは、ブレークアドレ
ス比較回路６でマイクロコンピュータの出力するＡＢＩ
Ｉの信号と比較され、一致した時は割込み信号として、
命令コードの読込みに同期してＢＫ端子１０からＩＲ４
に取込まれる。この時ＢＫ端子１０からの信号は命令キ
ャッシュメモリ２０の命令キャッシュデイレクトリフの
書込み禁止入力信号１１として接続されているので、割
込みを発生する命令コードを含む１ブロックの内容は、
命令キャッシュメモリ９に書込まれない。
ブロック図である。図において、第３図に示したブロッ
クに対応するものには同一の符号を付している。本実施
例においては、ブレークアドレス比較回路６の割込み信
号が命令キャッシュデイレクトリフに書込禁止信号１１
として接続されている点が第３図と相違している。ＢＡ
Ｒ５に設定されたブレークアドレスは、ブレークアドレ
ス比較回路６でマイクロコンピュータの出力するＡＢＩ
Ｉの信号と比較され、一致した時は割込み信号として、
命令コードの読込みに同期してＢＫ端子１０からＩＲ４
に取込まれる。この時ＢＫ端子１０からの信号は命令キ
ャッシュメモリ２０の命令キャッシュデイレクトリフの
書込み禁止入力信号１１として接続されているので、割
込みを発生する命令コードを含む１ブロックの内容は、
命令キャッシュメモリ９に書込まれない。
また、ＢＡＲ５に設定されたブレークアドレスと、ＡＢ
ＩＩの信号が一致しない時、すなわちブレークアドレス
以外の命令コードを読む時は、全て命令キャッシュメモ
リ２０に命令が書込まれることになる。
ＩＩの信号が一致しない時、すなわちブレークアドレス
以外の命令コードを読む時は、全て命令キャッシュメモ
リ２０に命令が書込まれることになる。
この構成により、設定したブレークアドレスを含むブロ
ックだけは、必ずマイクロコンピュータ外部を読むため
、正確にブレークさせることができる。また、ブレーク
アドレスを含まないブロックは、キャッシングされるた
め、命令の実行速度を大きく低下させることはない。
ックだけは、必ずマイクロコンピュータ外部を読むため
、正確にブレークさせることができる。また、ブレーク
アドレスを含まないブロックは、キャッシングされるた
め、命令の実行速度を大きく低下させることはない。
〔発明の効果〕
以上説明したように、本発明のマイクロコンピュータに
よれば、設定したブレークアドレスで正確にブレークし
、また命令キャッシュメモリによる命令の高速な実行速
度を低下させないという効果を得ることができる。
よれば、設定したブレークアドレスで正確にブレークし
、また命令キャッシュメモリによる命令の高速な実行速
度を低下させないという効果を得ることができる。
第１図は本発明の一実施例のブロック図、第２図は従来
のブレーク機能を有するマイクロコンピュータのブロッ
ク図、第３図は第２図のブレーク機能を含む命令キャッ
シュメモリ内蔵のマイクロコンピュータのブロック図、
第４図（ａ）〜（Ｃ）は第３図のマイクロコンピュータ
の動作フローを説明する模式図である。 １・・・インストラクションカウンタ（ＩＣ）２・・・
アドレス出力回路、３・・・データ入力回路、４・・・
命令レジスタ（ＩＲ）、５・・・ブレークアドレスレジ
スタ（ＢＡＲ） 、６・・・アドレス比較回路、７・・
・命令キャッシュディレクトリ、８・・・命令キャッシ
ュアドレス比較回路、９・・・命令キャッシュメモリ本
体、１０・・・割込み入力端子（ＢＫ）１１・・・書込
み禁止入力、１１・・・アドレスバス、１２・・・デー
タバス、２０．２０ａ・・・キャッシュメそり。
のブレーク機能を有するマイクロコンピュータのブロッ
ク図、第３図は第２図のブレーク機能を含む命令キャッ
シュメモリ内蔵のマイクロコンピュータのブロック図、
第４図（ａ）〜（Ｃ）は第３図のマイクロコンピュータ
の動作フローを説明する模式図である。 １・・・インストラクションカウンタ（ＩＣ）２・・・
アドレス出力回路、３・・・データ入力回路、４・・・
命令レジスタ（ＩＲ）、５・・・ブレークアドレスレジ
スタ（ＢＡＲ） 、６・・・アドレス比較回路、７・・
・命令キャッシュディレクトリ、８・・・命令キャッシ
ュアドレス比較回路、９・・・命令キャッシュメモリ本
体、１０・・・割込み入力端子（ＢＫ）１１・・・書込
み禁止入力、１１・・・アドレスバス、１２・・・デー
タバス、２０．２０ａ・・・キャッシュメそり。
Claims (1)
- 命令キャッシュメモリを内蔵したマイクロコンピュータ
において、設定されたブレークアドレスと命令の実行時
のアドレスとを比較しこれらが一致した時それまでの一
連の実行フローを中断する割込信号を出力する割込発生
回路と、前記割込信号を入力して命令コードの読込み時
に前記命令キャッシュメモリへの書込みを禁止する回路
とを備え、前記割込信号を発生する命令コードを含む１
ブロックの命令を前記命令キャッシュメモリに書込まな
いようにしたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232104A JPH04112233A (ja) | 1990-08-31 | 1990-08-31 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232104A JPH04112233A (ja) | 1990-08-31 | 1990-08-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112233A true JPH04112233A (ja) | 1992-04-14 |
Family
ID=16934071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232104A Pending JPH04112233A (ja) | 1990-08-31 | 1990-08-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112233A (ja) |
-
1990
- 1990-08-31 JP JP2232104A patent/JPH04112233A/ja active Pending
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